Diseño Back-end VLSI para Redes Neuronales Convolucionales basadas en Computación Estocástica en Tecnología de 40 nm

P oyec o Fin de Ca e a
Ingenie ía de Telecomunicación
Fo ma o de Publicación de la Escuela Técnica
Supe io de Ingenie ía
Au o : F. Ja ie Payán Some
Tu o : Juan José Mu illo Fuen es
Dep. Teo ía de la Señal y Comunicaciones
Escuela Técnica Supe io de Ingenie ía
Uni e sidad de Se illa
Se illa, 2013
T abajo Fin de Más e
Más e Uni e si a io en Ingenie ía de
Telecomunicación
Diseño Back-end VLSI pa a Redes
Neu onales
Con olucionales basadas en
Compu ación Es ocás ica en Tecnología de
40 nm
Au o : I án Díez de los Ríos Luis
Tu o es: M. Ma Elena Pé ez
Alejand o Ba iga-Ri e a
Tu o ex e no: Luis A. Camuñas Mesa
Dp os. Ingenie ía Elec ónica y Física Aplicada III
Escuela Técnica Supe io de Ingenie ía
Uni e sidad de Se illa
Se illa, 2023
T abajo Fin de Más e
Más e Uni e si a io en Ingenie ía de Telecomunicación
Diseño Back-end VLSI pa a Redes Neu onales
Con olucionales basadas en Compu ación
Es ocás ica en Tecnología de 40 nm
Au o :
I án Díez de los Ríos Luis
Tu o es:
M. Ma Elena Pé ez
P o eso a con a ada doc o a
y
Alejand o Ba iga-Ri e a
P o eso con a ado doc o in e ino
Tu o ex e no:
Luis A. Camuñas Mesa
P o eso con a ado doc o in e ino
Dp os. Ingenie ía Elec ónica y Física Aplicada III
Escuela Técnica Supe io de Ingenie ía
Uni e sidad de Se illa
Se illa, 2023
T abajo Fin de Más e :
Diseño Back-end VLSI pa a Redes
Neu onales
Con olucionales basadas
en Compu ación Es ocás ica en Tecnología de 40 nm
Au o : I án Díez de los Ríos Luis
Tu o es: M. Ma Elena Pé ez y Alejand o Ba iga-Ri e a
Tu o ex e no: Luis A. Camuñas Mesa
El ibunal nomb ado pa a juzga el abajo a iba indicado, compues o po los siguien es p o eso es:
P esiden e:
Vocal/es:
Sec e a io:
acue dan o o ga le la cali icación de:
El Sec e a io del T ibunal
Fecha:

Ag adecimien os
Ce a
o a e apa de es udios, suele se un momen o ansiado y deseado, en especial, cuando el úl imo
paso pa ece no ene in. Po eso, me es muy g a i ican e e mina es e abajo, el cual no hab ía podido
ealiza solo.
En p ime luga , quie o ag adece a Maca ena que ha es ado día a día a mi lado y que me ha dado las
ue zas necesa ias pa a sen a me a esc ibi cada una de es as páginas. Es ella la que es capaz de consegui la
mejo e sión de mí mismo y que cada día siga p og esando. A mis pad es, que me han dado odo pa a que
sea quien soy. Ag adece ambién al es o de mi amilia, an o a los de siemp e como a los nue os. También
quie o eco da a mis amigos a los que an as eces les he pospues o algún plan po al a de iempo.
Ag adezco ambién a aquellos que han eco ido es e camino al mismo iempo que yo, José Manuel,
Pablo, Eykis, Ángela, Edga do y F ancisco, que ue on g andes compañe os y amigos cuando, además, nos
encon amos en la esi u a de ene que a on a la ca ga del más e desde casa. Po supues o, ambién quie o
eco da a los p o eso es que nos guia on y acompaña on du an e ese pe íodo y en especial a mis u o es en
es e abajo, Ma y Alejand o, sin cuyo apoyo y con ianza hubiese omado un camino di e en e a es e. Ellos
me descub ie on el mundo de la in es igación y ab ie on una en ana de opo unidades.
A mis compañe os de abajo an o de Applus como del GRVC de los cuales gua do buenos ecue dos y
amis ad.
Aunque es e abajo cie a un ciclo den o de mi ida académica, aún me quedan caminos po eco e . En
es e ayec o me acompañan un buen núme o de g andes compañe os y compañe as, algunos con los que
compa o edi icio y o os que es oy conociendo a a és del mundo. Des aca , sin duda, a las pe sonas que me
han dado la opo unidad y me ayudan a saca lo mejo de mí, Luis, Te esa y Be nabé, y a odo el Ins i u o de
Mic oelec ónica de Se illa.
Si bien muchas pe sonas me acompañan y me han acompañado en muchos ámbi os de mi ida, ambién
quie o dedica un pensamien o hacia una pa e muy impo an e de mi ida que ha sido, es y se á la música. A
odas las no as que han sonado mien as es aba pensando en e al o denado y los buenos momen os que
paso an aseando en el mundo de las 88 eclas odeado de compases y aco des.
Po úl imo, ag adece a odas las pe sonas que pudie an es a leyendo es as líneas, pues son ellas las que
hacen que es as palab as ence adas en e páginas, o documen os digi ales, b o en ue a de su medio y cob en
algún alo .
I án Díez de los Ríos Luis
In es igado P edoc o al IMSE,CNM,CSIC-US
Se illa, 2023
I
Resumen
Pa a
la implemen ación de ci cui os in eg ados digi ales se equie e un complejo p oceso que aba ca desde
el plan eamien o del p oblema a al o ni el, con inuando con el diseño a ni el de compo amien o y el
diseño de Back-end, pa a da paso al p oceso de ab icación, donde se con ie e un pequeño ozo de silicio
en un disposi i o capaz de p ocesa eno mes can idades de da os a al as elocidades.
Una de las ases que se equie en pa a ob ene un mic ochip digi al es el p oceso de sín esis. En es e abajo
se expone cómo se sin e iza on una se ie de diseños digi ales pa a edes neu onales con olucionales y los
esul ados que se ob u ie on de la solución de al o ni el p e iamen e p opues a. Asimismo, se p e ende
explica el con ex o donde se enma ca el ci cui o plan eado y el p oceso de ab icación de un mic ochip
digi al Applica ion-Speci ic In eg a ed Ci cui (ASIC) con ecnología de 40 nm de TSMC. Po úl imo, se
explican los pasos ealizados, los esul ados ob enidos y la en aja del uso de es as écnicas pa a consegui
elabo a diseños digi ales de o ma mucho más ápida y e icien e.
III
XÍndice Ab e iado
Apéndice B Tabla compa a i a 45
Apéndice C Código TCL pa a sín esis 47
Apéndice D Algunos epo es 51
Índice de Figu as 59
Índice de Tablas 61
Índice de Códigos 63
Bibliog a ía 65
Índice al abé ico 69
Glosa io 71

Índice
Resumen III
Abs ac V
P ólogo VII
Índice Ab e iado IX
1 In oducción 1
1.1 Sob e In eligencia A i icial 1
1.1.1 Redes Neu onales 2
1.1.2 Deep Lea ning 4
1.1.3 Redes Neu onales Con olucionales 4
1.1.4 LeNe -5 5
1.1.5 Da ase s 5
MNIST 5
CIFAR-10 5
1.2 Sob e Ha dwa e pa a In eligencia A i icial 6
1.3 Sob e Compu ación Es ocás ica 8
1.3.1 Ejemplo de cómpu o 8
Unipola 8
Bipola 9
1.4 Sob e es e abajo 9
2 Flujo de abajo en diseño digi al de ci cui os in eg ados 11
2.1 In oducción 11
2.2 F on -end 11
2.2.1 Especi icaciones del sis ema 12
2.2.2 Diseño a qui ec ónico 12
2.2.3 Diseño lógico 12
2.3 Back-end 12
2.3.1 Sín esis 12
2.3.2 Diseño ísico 13
Floo planning 14
Place and Rou e 14
2.3.3 Ve i icación ísica y Ap obación 15
2.3.4 P epa ación de Másca as 16
2.3.5 Fab icación de obleas 16
2.3.6 Empaque ado 17
2.3.7 Tes y Documen ación 17
2.4 P ocesos de ab icación de semiconduc o es 17
3 Obje i os 19
3.1 In oducción 19
XI
XII Índice
3.2 Obje i os 19
4 Desa ollo 21
4.1 In oducción 21
4.2 Flujo básico de sín esis 22
4.3 Ejecución 22
4.3.1 Es uc u a de ca pe as 22
4.3.2 Ca gando lib e ías y diseños 23
4.3.3 Lec u a de los a chi os HDL 23
4.3.4 Elabo ación 23
4.3.5 Inicialización del diseño 23
4.3.6 Res icciones de iempo y diseño 24
4.3.7 Di ec i as de op imización 24
4.3.8 Sín esis 24
Gené ica 24
Mapping 25
Op imización 25
4.3.9 Repo es y analisis 25
In o mación de á eas 25
In o mación de iempos 25
In o mación de po encias 27
4.3.10 E aluación del diseño y eajus e, si es necesa io 28
4.4 En o no de ejecución 29
5 Resul ados 31
5.1 Red neu onal de 64 neu onas 31
5.1.1 No-op 31
5.1.2 Op imized 32
5.2 LeNe -5 32
5.2.1 2 bi s 32
5.2.2 4 bi s 32
5.3 CNN pa a CIFAR-10 33
5.3.1 4 bi s 33
P ime a capa con olucional 33
Segunda capa con olucional 34
Te ce a capa con olucional 34
Cua a capa con olucional 34
P ime a capa FC 35
Segunda capa FC 35
5.3.2 8 bi s 35
P ime a capa con olucional 35
Segunda capa con olucional 35
Te ce a capa con olucional 36
Cua a capa con olucional 36
P ime a capa FC 36
Segunda capa FC 37
5.3.3 Es imación CIFAR-10 comple o 37
4 bi s 37
8 bi s 37
5.4 Compa a i as 38
5.4.1 LeNe -5: 2 s 4 bi s 38
5.4.2 CIFAR-10: 4 s 8 bi s 38
5.4.3 LeNe -5 4bi s s CIFAR-10 4bi s 38
6 Conclusiones 41
Índice XIII
6.1 Sob e el diseño elec ónico 41
6.2 Líneas u u as 41
6.2.1 O as líneas de in es igación 42
Apéndice A Publicaciones 43
Apéndice B Tabla compa a i a 45
Apéndice C Código TCL pa a sín esis 47
Apéndice D Algunos epo es 51
Índice de Figu as 59
Índice de Tablas 61
Índice de Códigos 63
Bibliog a ía 65
Índice al abé ico 69
Glosa io 71
1 In oducción
Los g andes conocimien os engend an las g andes dudas.
A is ó eles
Desde
hace muchos años, el se humano iene soñando y an aseando con la In eligencia A i icial o
A i icial In elligence (AI) en inglés. Son muchas las no elas que se han edac ado a lo la go de los
años que desc iben un ipo de ida a i icial que in en a imi a al se humano. Ya en la an igüedad, He ón de
Alejand ía esc ibió un a ado i ulado Los Au óma as, conside ado los inicios de la obó ica. Bas a pensa
un poco pa a encon a muchos ejemplos de se es a i iciales que in en an imi a al homo sapiens, se es
cons uidos a base de made a, me al u o os o ganismos i os. Se es inanimados que ansg eden las no mas
de la na u aleza pa a con e i se en “se es i os”.
Si bien se han plan eado muchas o mas pa a c ea es as “ idas”, una pa e de las mismas ha acapa ado
más la a ención del se humano du an e mucho iempo. Son múl iples los ipos de se es i os, ya sean del
eino ege al, animal, p o oc is as, hongos o móne as, sin emba go, uno de los más in igan es mis e ios
ace ca de esos se es que cob an ida es su in eligencia, su men e o su espí i u. P ecisamen e el pun o que
más nos sepa a del es o de animales, la in eligencia, la capacidad de habla , azona o oma decisiones, es
el ema más a ado den o de los se es a i iciales. Tal ez sea la soledad de la especie humana, en cuan o a
in eligencia se e ie e, la uen e de mo i ación de la que beben odos es os ela os.
1.1 Sob e In eligencia A i icial
Aunque muchos esc i o es gus an dejándose lle a po sus sueños y an asías, el mundo de la in es igación
iende más a la búsqueda del en endimien o del mundo que le odea y ap o echa esos conocimien os pa a
in en a moldea lo.
La biología y la medicina han dedicado un a duo abajo a la comp ensión del sis ema ne ioso. Desde los
p ime os es udios isiológico has a la comp ensión de las neu onas des acan nomb es como Ramón y Cajal,
She ing on, Hodgkin y Huxley[15], en e o os.
El nacimien o de lo que se conoce a día de hoy como AI ocu e en 1958 con F ank Rosenbla y la c eación
del Pe cep ón[
37
]. Es e in en o in en a imi a el uncionamien o de las neu onas eales. Vis o desde una
pe spec i a del uncionamien o y la ansmisión de in o mación, la neu ona se di ide en es pa es: el cue po
de la célula, llamado soma; las dend i as, que son las en adas de la neu ona; y el axón, que es la salida de la
neu ona [4]. Véase la igu a 1.1 donde se mues an las dend i as, el soma y el axón.
Las neu onas son células especializadas que o man el sis ema ne ioso y son esponsables de la ansmisión
de in o mación. El uncionamien o de una neu ona biológica se puede desc ibi , de o ma simpli icada, en
es e apas: ecepción, in eg ación y ansmisión.
En la e apa de ecepción, la neu ona ecibe señales eléc icas y químicas de o as neu onas o de células
senso iales a a és de sus dend i as, que son p olongaciones ami icadas que se conec an con las e minales
de o as neu onas. Las señales eléc icas son ans o madas en señales químicas median e la libe ación de
neu o ansmiso es en la sinapsis.
En la e apa de in eg ación, la neu ona p ocesa y suma la in o mación ecibida pa a de e mina si debe
en ia una señal eléc ica a o as neu onas o músculos. Es a in eg ación se lle a a cabo en el soma de la
1

2Capí ulo 1. In oducción
Dend i a
Soma
Te minal del
Axon
Axon
Figu a 1.1
La neu ona y sus pa es. P incipalmen e, las pa es más des acadas a ni el uncional son las
dend i as, el axón y el soma. Imagen modi icada, o iginal ob enida de Wikimedia Commons bajo
licencia CC BY-SA 3.0. Fuen e: h ps://commons.wikimedia.o g/ wiki/ File:Neu ona.s g.
neu ona, donde se concen an las dend i as y se p oduce el po encial de acción, que es la señal eléc ica que
iaja a lo la go del axón.
Finalmen e, en la e apa de ansmisión, la señal eléc ica se p opaga po el axón de la neu ona, que es una
p olongación la ga y delgada que se conec a con o as neu onas o músculos. La ansmisión de la señal se
lle a a cabo median e la libe ación de neu o ansmiso es en las e minales axónicas, que ac i an o inhiben a
las neu onas o músculos conec ados.
Si bien el compo amien o del Pe cep ón y lo que aquí se explica di ie e un poco del uncionamien o
eal, exis e o a ama de la AI, los Sis emas Neu omó icos[
41
,
21
,
59
,
13
,
11
,
55
], que sí abaja de o ma
más análoga a los sis emas o gánicos median e edes neu onales de spiking conocidas como Spiking Neu al
Ne wo k (SNN).
Aho a bien, si las neu onas eales eciben y emi en pequeños pulsos eléc icos, el Pe cep ón ecibe y
de uel e núme os, y las sinapsis neu onales son modeladas median e unos pesos
wi
. La salida que se p oduce
en el Pe cep ón, y[n], esponde a las ecuaciones siguien es:
g[n] = w0+w1·x1[n]+w2·x2[n]+ ···+wi·xi[n](1.1)
y[n] = ac (g[n]) (1.2)
donde
w0
es un é mino que no depende de ninguna en ada y se conoce como sesgo o bias, las
xi
son los
alo es de en ada en cada den i a i, y ac es llamado la unción de ac i ación.
La unción de ac i ación es de especial impo ancia y su p incipal a ac i o es p oduci no linealidades en
la salida. El lec o puede comp oba que el esul ado de
g[n]
es lineal pa a
(1.1)
, sin emba go las neu onas
biológicas ienen salidas que no lo son, la unción de
(1.2)
es modula es e e ec o, pa a ello pueden usa se un
g an núme o de unciones no lineales en e las que des acan unciones Rec i ied Linea Uni (ReLU), que se
de ine como
ac (x) = max(0,x)
, cuya salida es igual a
x
pa a cualquie alo de
x>0
y
0
en o o caso, la
angen e hipe bólica anh(x), la unción sigmoide σ(x)o la unción escalón u(x).
1.1.1 Redes Neu onales
Como ocu i ía en un o ganismo i o, una neu ona aislada no pod ía conside a se in eligen e, la capacidad de
ap ende , pensa o oma decisiones eside en el conjun o de odas las neu onas in e conec adas en e sí. Den o
del Machine Lea ning (ML) y la AI ambién exis e la in e conexión en e a ias neu onas (pe cep ones),
pa a c ea una ed, la cual ecibe comúnmen e el nomb e de A i icial Neu al Ne wo k (ANN). En los diseños
más sencillos la ed se es uc u a en una se ie de capas, cada una con un núme o di e en e o no de neu onas,
un ejemplo se mues a en la igu a 1.2. La in e conexión se gene a en e una capa y la pos e io , de o ma que,
en p incipio, la salida de cada neu ona de una capa i á conec ada a cada una de las neu onas de la siguien e
1.1 Sob e In eligencia A i icial 3
Figu a 1.2
Esquema de una ed neu onal con 5 neu onas de en ada y es de salida. La ed se o ganiza po
capas que pueden ene dis in o núme o de neu onas y en e cada capa, odas las neu onas de una
capa es án conec adas con odas las de la siguien e.
capa. Exis en edes mucho más complejas donde las neu onas no es án conec adas po capas, pe o en es e
abajo se simpli ica a es e modelo.
G acias a los pesos de cada neu ona puede ajus a se la impo ancia que cada en ada ep esen a pa a la
salida de dicha neu ona. Se conside a la p ime a capa de neu onas a los mismos senso es o disposi i o que
ecoge el alo . Vis o desde el pun o de is a del sis ema, si se conside ase una imagen, cada uno de los
píxeles de dicha imagen o ma ían la p ime a capa, la cual ecibi ía el nomb e de capa de en ada. En la
úl ima capa puede habe di e en es con igu aciones, pe o una de las más sencillas pod ía se usa una sola
neu ona que disc imine si el esul ado de la ed neu onal es a i ma i o o posi i o, lo cual pod ía aduci se
con que exis a salida mayo que ce o o no1.
Las ANN ep esen an una de las a qui ec u as más sencillas de implemen a y son capaces de gene a
el esul ado de una eg esión de unciones no lineal con al o ni el de complejidad, a eas de clasi icación
u ob ene la p obabilidad de que una imagen de en ada ep esen e un núme o, po ejemplo. Pe o lo más
impo an e de es e pa adigma de compu ación es la o ma de consegui el esul ado, pues las ANN pueden
ap ende es as a eas a base de en enamien o.
Exis en di e en es mé odos de en enamien o o ap endizaje en ML, pe o aquí sólo se habla á de ap endizaje
supe isado yap endizaje no supe isado. En el p ime o se ealiza de o ma que la ed ecibe unas en adas
y una e ique a de salida, la e ique a puede se equi alen e a la salida de la ANN. Po ejemplo, si se en enase
el sis ema pa a que de ec e si una imagen mues a un globo ojo o e de, dicha e ique a pod ía indica si esa
imagen conc e a iene un globo de un colo u o o. Po an o, en es a modalidad la ed ecibe las en adas y
las salidas, el p oceso de en enamien o debe ayuda le a se capaz de gene a dicha salida con unas en adas
simila es. En en enamien o no supe isado no es necesa io en ega ninguna e ique a de salida, es e ipo de
en enamien o suele u iliza se pa a a eas de clus e ización, en e o as.
Pa a consegui en ena las edes neu onales usando en enamien o supe isado, es necesa io de ini una
unción de cos e que medi á el e o de la p edicción y se in en a á minimiza dicho e o en base a o mulas
de op imización de o ma ei e a i a. Los pa áme os a op imiza se án los pesos de cada sinapsis. Una ez
en enadas, se llama in e encia al p oceso de ob ene una p edicción po la ANN ya en enada.
1Puede el lec o obse a que es a salida es equi alen e a la de la unción ReLU comen ado con an e io idad.
4Capí ulo 1. In oducción
Redes neu onales con unas pocas capas son capaces de in e i con una al a p ecisión en una g an can idad
de en o nos di e en es.
1.1.2 Deep Lea ning
Muchas écnicas de AI ue on desa olladas hace a ias décadas, sin emba go, la capacidad de cómpu o del
momen o no pe mi ía que pudie an explo a se adecuadamen e. Es po ello que la explosión en el desa ollo y
uso de odas es as ecnologías ha lo ecido en los úl imos años[27].
Las mejo as en cuán o a capacidad de p ocesamien o no sólo han pe mi ido el uso de dichas écnicas, sino
que han acili ado que c ezcan de o ma exponencial, dando luga al Deep Lea ning[
25
,
39
]. Es a ama del
ML y la AI comp ende modelos de edes neu onales de un cie o amaño con capacidad pa a ob ene un
ap endizaje más p o undo. Ac ualmen e, exis en edes neu onales con miles de millones de pa áme os2.
Figu a 1.3
Imágenes gene ada po In eligencia A i icial. A la izquie da S able Di usion y a la de echa
DALL·E. Es as AI gene an imagenes a pa i de un ex o dado, en es e caso se ha usado el í ulo
de es e abajo como en ada pa a cada una de las AI.
La ecnología pe mi e que exis an AIs capaces de econoce pe sonas en una imagen, gene a imágenes a
pa i de ex o, o gene a códigos de p og amación en base a la desc ipción de las especi icaciones. La igu a
1.3 han sido ob enidas con dos edes dis in as y usando el í ulo de es e abajo como en ada. Sin duda puede
habla se de que odas es as AI es án causando una e olución ecnológica.
1.1.3 Redes Neu onales Con olucionales
Den o del Deep Lea ning, una de las p ime as a qui ec u as que apa ecie on ue on las edes neu onales
con olucionales o Con olu ional Neu al Ne wo k (CNN). Es e ipo de edes han sido desa olladas pa a
p ocesa in o mación con muchas en adas
3
, la CNN implemen a unas écnicas de con olución de imágenes
que pe mi e educi su amaño y ob ene ca ac e ís icas de la misma, dichas ca ac e ís icas pod ían se los
bo des de los obje os que apa ecen en la imagen, de e minadas o mas geomé icas y un sin in de o as
posibilidades. Po an o, se consigue una educción del núme o de conexiones neu onales en las p ime as
capas y un mayo en endimien o de las en adas.
Además de las CNN, exis en o as a qui ec u as di e en es en el mundo de las edes neu onales, ales como
edes neu onales ecu en es, en inglés Recu en Neu al Ne wo k (RNN)[
20
,
19
], edes gene a i as ad e sa-
ias, en inglés Gene a i e Ad e sa ial Ne wo k (GAN)[
18
], o las llamadas T ans o me [
52
] esponsables de
muchos de los a ances ac uales, como pueden se los modelos de p ocesamien o de lenguaje na u al (NLP)
como GPT o LaMDA. La igu a 1.3 mues a dos ejemplos de las capacidades de es as ecnologías, que a
pa i de un simple ex o, son capaces de gene a imágenes p opias. La imagen de la izquie da se ob u o
con S able Di usion[
42
] y mues a algo pa ecido a una placa de ci cui o imp eso con algunos in eg ados.
2Los pa áme os o pesos pueden conside a se equi alen es a las sinapsis neu onales en los sis emas ne iosos de los se es i os.
3
Véase una imagen como ejemplo. Una imagen con una esolución FullHD iene 1920x1080 píxeles y al menos es capas de colo es,
pa a una ed neu onal pod ían supone más de 6.000.000 neu onas de en ada.
1.1 Sob e In eligencia A i icial 5
A su de echa, imagen gene ada con DALL·E[
31
], que pa ece in en a ep esen a un chip con ano aciones
inin eligibles.
1.1.4 LeNe -5
En 1998, Yan LeCun y sus colegas plan ea on la a qui ec u a de una CNN llamada LeNe -5[
26
]. Es a ed es á
compues a po sie e capas: es capas con olucionales, dos capas de submues eo o Max-Pooling (MP) y dos
capas comple amen e conec adas o Fully Connec ed (FC).
Es a a qui ec u a ue u ilizada pa a de ec a núme os esc i os de o ma manual. Pa a ello se u ilizó el
da ase Modi ied Na ional Ins i u e o S anda ds and Technology (MNIST).
Figu a 1.4
A qui ec u a de LeNe -5, imagen omada del a ículo o iginal de Yann LeCun e al[
26
]. La
a qui ec u a es á o mada po sie e capas, es de ellas con olucionales: C1, C3 y C5, dos de
submues eo: S2 y S4, y dos FC: F6 y Ou pu .
1.1.5 Da ase s
Una de las pa es más impo an es del ap endizaje supe isado es el en enamien o. Pa a ello se op imizan
los pesos de o ma ei e ada, pe o pa a ello se necesi a de un conjun o de en adas y salidas de e e encia
de la que el modelo debe de ap ende . Es e conjun o es llamado da ase y suelen es a o mada po una
eno me can idad de en adas, cuán o mayo y más ep esen a i o sea el da ase , mayo se á la capacidad pa a
gene aliza .
Además de las en adas de en enamien o, exis e o o subconjun o de da os usados pa a es ea el sis ema.
Es as en adas son únicas y no es án incluidas en las mues as de en enamien o, pues la ed pod ía se capaz
de adap a se a los da os de en enamien o y sin emba go no ene un buen uncionamien o con o os da os no
incluidos. A es e enómeno se le conoce como sob een anamien o u o e i ing.
Exis en muchos da ase s di e en es, de na u alezas o almen e di e sas. Aquí se a a á sólo un pa de ellos,
ya que ue on u ilizados po los colabo ado es de es e p oyec o en el diseño de edes neu onales.
MNIST
Algunas de las mues as con enidas en es e da ase se han mos ado en la igu a 1.5. En cada una de las ilas
se ep esen an los 10 dígi os usados pa a ep esen a los núme os en el sis ema occiden al, cada columna
mues a di e en es esc i u as, puede ap ecia se que las mues as del da ase son bas an e di e sas. En conc e o,
es a compilación es á o mada po 60.000 mues as de en enamien o y 10.000 de es , cada mues a iene una
esolución de 28x28 píxeles y han sido manusc i as po dis in as pe sonas. Es e da ase es de lib e acceso:
h p://yann.lecun.com/exdb/ mnis / . En su página se explican más de alles así como esul ados ob enidos y
publicados con di e en es a qui ec u as.
CIFAR-10
O o da ase des acado y mucho más complejo es CIFAR-10 elabo ado po el Canadian Ins i u e Fo Ad anced
Resea ch, que puede encon a se en la di ección: h ps:// www.cs. o on o.edu/ ~k iz/ ci a .h ml. Al igual que
en el caso an e io , son conjun os sencillos de u iliza po que sólo ienen diez clases pa a clasi ica .
El conjun o es á o mado po 50.000 imágenes de en enamien o y 10.000 de es . Cada una de las mues as
iene 3 capas de colo es y una esolución de 32x32 píxeles. En conc e o, las mues an ep esen an seis ipos
de animales y 4 ipos de ehículos:
•Ai plane: a iones, el da ase incluye desde a ione as a a iones come ciales.
12 Capí ulo 2. Flujo de abajo en diseño digi al de ci cui os in eg ados
2.2.1 Especi icaciones del sis ema
El pun o de pa ida de cualquie diseño adica en conoce las especi icaciones y equisi os del mismo. Es una
a ea undamen al, pues un allo en los equisi os pod ía da luga a un IC inú il.
Un diseñado necesi a á conoce las en adas y salidas del sis ema, y el uncionamien o del mismo. Sin
emba go, puede que exis an unos equisi os más especí icos de las en adas y salidas. Es necesa io ene
odos es os ac o es en cuen a, pues el diseño ha dwa e ob iene un p oduc o ígido y cos oso, po lo que los
e o es pueden se inasumibles.
2.2.2 Diseño a qui ec ónico
Los sis emas complejos pueden eque i de una g an can idad de de alles que pueden desc ibi se en subsis emas
llamados módulos. Di idi la a ea del sis ema en módulos ayuda al desa ollo del sis ema.
Es a ase del lujo se basa en subdi idi el sis ema en los di e en es módulos y es udia la compa ibilidad y
conec i idad de los mismos en e sí. Cada módulo con a á con una se ie de en adas y salidas, las cuales
pod án se salidas o en adas de o o módulo o del conjun o del sis ema. Se necesi a p es a a ención a las
in e aces pa a asegu a la compa ibilidad de los módulos, así como ce cio a se de que el conjun o cumple
con las especi icaciones de pa ida.
2.2.3 Diseño lógico
El diseño lógico consis e en desc ibi el compo amien o den o de cada módulo. Si bien los lenguajes HDL
lucen simila es a lenguajes de p og amación pa a so wa e clásicos, su uso es mucho más es ic i o. No
odo lo que se puede p og ama en un p ocesado co ien e es implemen able a ni el ha dwa e, po lo que las
es icciones a la ho a de desa olla códigos ha dwa e son muy al as.
Pa a ayuda en es as a eas exis en simulado es y o as he amien as que ayudan a conoce cómo se á el
compo amien o de lo desc i o en el código. En gene al, el iempo de cómpu o en algunas simulaciones puede
se muy pesado ya que se calculan una g an can idad de da os y ansiciones que ocu en en iempos de pico o
nanosegundos. Los simulado es pe mi en abaja a a ios ni eles, el ni el más al o es el del compo amien o
uncional. En es e caso el simulado no iene en cuen a los e asos que se p oducen po elemen os lógicos
del mismo. A medida que se baja de ni el se ealizan simulaciones con las ca ac e ís icas de las pue as
lógicas o incluso a ni el de ansis o es, no obs an e, los ni eles bajos suelen ealiza se en ases de back-end,
mien as que los uncionales son a eas de on -end.
2.3 Back-end
Una ez que ha sido de inido el compo amien o y la elación de los módulos de un diseño, debe aslada se
odo es o al disposi i o ísico. Después de que haya sido es ados los diseños on -end en simulación o con
pla a o mas FPGA pa a conoce como se á el compo amien o del diseño, es el u no pa a el diseñado de
back-end de con e i el código en algún o ma o conocido po los ab ican es[
46
]. Es a pa e del diseño es
de especial impo ancia. Un diseño inco ec o pod ía da luga a un disposi i o o almen e inú il. No obs an e,
exis en mé odos y p uebas pa a pode comp oba e in en a p edeci el co ec o compo amien o del sis ema.
Uno de los de alles impo an es que se necesi an pa a pode desa olla es as a eas y conoce el esul ado,
es la elección del ab ican e y conoce sus eglas. En la desc ipción del compo amien o, las a iables de
las ecnologías ca ecen de impo ancia, sin emba go, en es a e apa del p oceso sí es necesa io conoce los
de alles de los disposi i os lógicos y los ansis o es que el ab ican e ob iene de sus ecnologías.
En la igu a 2.1 se mues a una is a idimensional de una pa e de un ci cui o ealizado con Inno us
Implemen a ion Sys em[48].
2.3.1 Sín esis
La sín esis es un p oceso que con ie e un código HDL de ipo compo amen al a o o de ipo es uc u al. El
código compo amen al desc ibe lo que el diseñado espe a del ci cui o, mien as que el código es uc u al
desc ibe la elación en e disposi i os lógicos. A es os úl imos códigos se les denominan Regis e -T ans e
Le el (RTL), ni el de ans e encia de egis os.
Pa a gene a la sín esis los ab ican es o ecen sus P ocess Design Ki (PDK). Es os PDK consis en en
unas lib e ías de a chi os, p epa ados pa a dis in as he amien as, en el que se de allan g an pa e de las
especi icaciones de los disposi i os que se ab ica án, incluyen dis in os ipos de disposi i os lógicos, como

2.3 Back-end 13
Figu a 2.1 De alle en 3D de un ci cui o in eg ado con Inno us Implemen a ion Sys em. Las capas de me al
se ex ienden de o ma pe pendicula en e sí pa a pe mi i el en u ado de los disposi i os. En
g is se mues a el á ea ocupada en el diseño po cada una de las celdas. En ojo se mues a la
p ime a capa de me al, usada pa a las conexiones di ec as con los e minales de las celdas y pa a
los ca iles de alimen ación. En azul oscu o la segunda capa de me al que se ex iende de o ma
pe pendicula a la p ime a capa de me al. En e de se mues a la e ce a capa de me al, ambién
pe pendicula a la an e io . En cian la cua a capa, en es a capa puede e se dos g andes ca iles
usados pa a lle a la alimen ación y la ie a a lo la go de odo el ci cui o. Po úl imo, ambién en
azul oscu o se puede e la quin a capa de me al..
pueden se pue as AND,OR,bies ables,pads, e c. Además de es os disposi i os, se indican da os como
los e asos de cada pue a, pa a dis in os casos, po ejemplo, iempos mínimos, máximos o medios. Pa a
pode hace p uebas de al o ni el y conoce si una pue a es capaz de ac i a a o as a ias, ambién conocido
an-ou , ambién se incluyen da os de capaci ancia, esis i idad, e c. En de ini i a, los PDK suelen inclui
una g an colección de in o mación, no malmen e de ca ác e con idencial, pa a ealiza a eas de sín esis,
cálculos y e i icaciones.
Como se ha comen ado con an e io idad, la unción de la sín esis es de ol e un iche o HDL en el cual se
con ie e odo el diseño a ni el de pue as lógicas o ansis o es. Pa a ello exis en he amien as so wa e que
se enca gan de es a a ea pa iendo de la base de da os que el ab ican e o ece.
Aunque las he amien as pod ían pasa odo el diseño di ec amen e a ni el de ansis o es, las ound ies
( ab ican es de IC) o ecen lib e ías en las que ellos mismos han op imizado el diseño y cuyos da os de
la ca ac e ización de los disposi i os lógicos es acili ada po dichos ab ican es, pe mi iendo un compo -
amien o del mismo más p edecible. Se o ecen ambién una can idad de módulos p opie a ios llamados
In ellec ual P ope y (IP) de di e sa na u aleza como pod ían se memo ias RAM, mic ocon olado es o
mic op ocesado es, disposi i os de comunicación y un la go e cé e a. Los de alles de la implemen ación
de los módulos IP no son p opo cionados po los ab ican es pa a e i a usos audulen os y p o ege sus
in e eses.
2.3.2 Diseño ísico
La ealización del diseño ísico puede sepa a se en a ios pasos:
14 Capí ulo 2. Flujo de abajo en diseño digi al de ci cui os in eg ados
Floo planning
El p ime o de los pasos consis e en de ini el amaño del dado
1
y los pads del diseño, es e p oceso ecibe el
nomb e de loo planning.
G acias al p oceso de sín esis puede calcula se una ap oximación del á ea mínima necesa ia pa a aloja el
diseño. Sabiendo ese da o, puede es ablece se el amaño del dado y epa i las en adas sob e la supe icie.
La igu a 2.2 mues a un ejemplo de loo planning en Inno us Implemen a ion Sys em. En el á ea ci cunsc i a
po el cuad ado in e io se alojan las celdas lógicas y las conexiones. A su al ededo , los di e en es pads
odean el ci cui o y si en como base de las u u as conexiones con el encapsulado. Las esquinas ambién son
econocidas como pads y pueden se usadas. En ocasiones, en el á ea ocupada po los pads se coloca algo de
elec ónica que puede se i pa a adap a las ensiones de en adas y salidas del IC con la ci cui e ía in e na.
Figu a 2.2 Ejemplo de loo planning ealizado du an e eje cicios de en enamien o con Inno us Implemen-
a ion Sys em. La elec ónica del diseño debe ía ocupa el cuad ado cen al, mien as que los
los ec ángulos que lo odean ep esen an a los dis in os pads con las en adas y salidas del
ci cui o. Es as e minaciones ambién pueden se p opiedad in elec ual del ab ican e e inco po a
elec ónica pa a e i a sob e ensiones o cambio de ol aje pa a la adap ación en e los ní eles
usados ue a del chip, 3,3V y el ol aje in e no que puede se in e io a 2V dependiendo de la
ecnología..
Place and Rou e
El p oceso de place and ou e (emplaza y en u a ) consis e en de ini la colocación de los disposi i os
y ansis o es así como las capas de me al que conec a án, a ni el de conduc i idad, el ci cui o. Aunque
en diseño de ci cui os analógicos p edomina la c eación de layou de o ma manual, en digi al es á más
ex endido el uso de he amien as que au oma izan es e p oceso.
1
Dado: es la unidad mínima de ab icación que aloja un diseño comple o. Pa a la ab icación de ci cui os in eg ados se usan unos
discos llamados obleas, no malmen e de silicio, sob e la que se ejecu an algunos p ocesos y se añaden capas de di e sos ma e iales,
en dicha oblea suelen pone se a ios ci cui os comple os, es as subdi isiones son los llamados dados. Pa a más in o mación se in i a
al lec o a busca más sob e el p oceso de ab icación CMOS[56, 24, 49, 8].
2.3 Back-end 15
En ci cui os complejos y con g andes buses de da os, es e p oceso se uel e de especial impo ancia ya
que puede ocu i que el en u ado consuma una g an can idad de á ea del dado. Po an o, se p es a una g an
a ención al place and ou e y al loo planning pa a e i a dis ancias innecesa ias
Como se ha comen ado an e io men e, en diseños analógicos se op a po el desa ollo de layou manuales.
Sin emba go, en las ecnologías digi ales Complemen a y Me al-Oxide-Semiconduc o (CMOS), se ap o echa
la ca ac e ís ica de que la mayo ía de los disposi i os cuen an con ansis o es de canal P y N, c eando ilas
de celdas con al u a ija pa a odos los disposi i os, en la pa e supe io e in e io se colocan ías a Vdd y
Vss, de es a o ma, y eniendo en cuen a que los amaños de los ansis o es suelen se lo más educidos en
á ea posible, se hace más ácil ajus a en cada línea una can idad de disposi i os sin despe dicia supe icie
ú il de la oblea2.
Un ejemplo de lo explicado en es a sección, hecho con Inno us Implemen a ion Sys em, se mues a en la
igu a 2.3. Si se obse a con de enimien o, en especial en la pa e supe io de echa, en azul se mues an las
ías pa a alimen a las celdas3.
Figu a 2.3
Ejemplo sencillo de un diseño después del Place and Rou e ealizando du an e un cu so de en ena-
mien o. Puede obse a se que los elemen os son bas an e pequeños y el núme o de in e conexiones
ele ado. G acias a la ayuda de las he amien as, es a g an a ea se encuen a au oma izada, aho-
ando ho as de abajo en el diseño y en la búsqueda de e o es.
2.3.3 Ve i icación ísica y Ap obación
Una ez se ha inalizado el diseño ísico, es necesa io ealiza es udios que p e ean cómo se á el compo -
amien o del IC diseñado. Pa a ello, se hacen análisis con las capacidades pa ási as y los e asos que se
p oducen en cada e apa de ansis o es que la señal debe a a esa .
Los ci cui os digi ales acos umb an a lle a una g an can idad de lógica secuencial, po lo que es necesa io
un es udio minucioso del iempo que a da á una señal en cada e apa del ci cui o. Sin emba go, el diseño de
mic o y nanoelec ónica conlle a una g an a iabilidad de algunos pa áme os de los ansis o es.
Es a a iación se debe al misma ching que se p oduce po las impe ecciones de los p ocesos de ab icación.
Los PDK inco po an da os sob e el uncionamien o de los disposi i os en di e sas condiciones y a dis in as
empe a u as. G acias a dicha in o mación, pueden ealiza se análisis de esquina yanálisis de Mon eca lo,
lo que pe mi e ob ene una ap oximación del compo amien o del ci cui o en las condiciones ípicas, mejo es
o peo es.
2
Po no se obje o de es e abajo y e i a exceso de in o mación i ele an e, se emi e a los lec o es in e esados a que busquen más
de alles sob e la op imización del á ea median e la li e a u a, cu sos de los desa ollado es de las he amien as u o os ma e iales de
di ulgación[8, 32, 34, 38, 40, 49, 47, 45, 48]
3
Pa a más in o mación de los pasos más básicos, se deja una e e encia a un sencillo u o ial[
12
], además de los cu sos que Cadence
Design Sys ems o ece [48].
16 Capí ulo 2. Flujo de abajo en diseño digi al de ci cui os in eg ados
Una ez conocidas las i egula idades del diseño, pueden calcula se las ecuencias máximas a las que
la lógica secuencial puede unciona sin espe a ningún p oblema. A eces es necesa io inclui e asos en
algunos elojes y c ea un á bol de elojes pa a e i a p oblemas de an-ou en dichos elojes.
Con oda es a in o mación, es posible, hace análisis es á icos de iempo o dinámico, si se p opo ciona
unas en adas simuladas.
O as p uebas in e esan es pueden se Layou s Schema ic (LVS), Design Rule Checking (DRC), geome ías,
an ena
4
. El uso de es as he amien as pe mi e es ea el uncionamien o del sis ema ísico y su simili ud con
el diseño compo amen al espe ado.
2.3.4 P epa ación de Másca as
Si bien el paso an e io suele e isa se an o po los diseñado es del ci cui o como po el ab ican e, la
p epa ación de másca as y ab icación de las obleas, suele se esponsabilidad de los ab ican es.
Pa a la ab icación es necesa io c ea las másca as pa a cada p oceso al que se some e á la oblea. Exis e
mucha li e a u a que explica el p oceso de ab icación CMOS donde se hablan de las di e en es másca as y
p ocesos. Si bien se conocen a g andes asgos de alles de és os, mucha de la in o mación es celosamen e
gua dada po las ound ies. Puede encon a se más de alles sob e es e ema en lib os especializados[
49
,
8
,
32
].
La p epa ación de las másca as y la ab icación de disposi i os nanomé icos, ha de hace se en en o nos
limpios y con olados, ya que cualquie pequeña pa ícula no deseada pod ía ocasiona g andes e o es de
ab icación. En la igu a 2.4 se mues a un ejemplo de cómo son las salas blancas donde se ealizan es as
a eas y el ipo de p o ecciones usuales.
Figu a 2.4
Sala blanca de la NASA donde se ab ican IC. Imágenes ob enidas de WikiMedia Commons bajo
licencia C ea i e Commons. Fuen e:h ps://commons.wikimedia.o g/wiki/ File:Clean_ oom.jpg.
2.3.5 Fab icación de obleas
El p oceso de ab icación pa e de un oblea de silicio que se a some iendo a di e en es p ocedimien os pa a
de ini las egiones de dopados en la oblea, añadi la capa de aislan e de los ansis o es y las di e en es capas
4
Los p oblemas de an ena que se pueden o igina den o del chip no son los que se acos umb an de ansmisión de ondas de adio.
Es e p oblema de i a de la posibilidad de que la pue a de un ansis o pueda se ac i ada po la ca ga de una conexión ce cana al
ansis o , po lo que es necesa io ene en cuen a la dis ancia a la que pasan las ías del diseño.
2.4 P ocesos de ab icación de semiconduc o es 17
de me ales que in e conec a án los ansis o es. Exis en di e en es écnicas pa a algunos de los pasos y an
e olucionando con el iempo pa a ob ene disposi i os mejo es y más e icien es que, sin emba go, se escapan
del alcance de es e abajo. Al igual que en el apa ado an e io , se in i a al lec o in e esado a consul a
in o mación sob e el p oceso de ab icación CMOS pa a conoce más sob e es e paso[49, 8, 32].
En la igu a 2.5 se mues an dos imágenes con el esul ado del p oceso de ab icación de obleas.
Figu a 2.5
Di e en es obleas con ci cui os después del p oceso de ab icación. Imágenes ob enidas de Wi-
kiMedia Commons bajo licencia C ea i e Commons. Fuen e:h ps://commons.wikimedia.o g/
wiki/File:A_Wa e _o _ he_La es _D-Wa e_Quan um_Compu e s_(39188583425).jpg yh ps:
//commons.wikimedia.o g/wiki/ File:Semiconduc o _Wa e _o _Mic oelec onics.jpg.
2.3.6 Empaque ado
Una ez ob enidas las obleas, se co an y di iden en dados. Sin emba go, es os dados son pequeños pedazos
de silicio que pueden medi mic óme os en ambos lados. Maneja es os amaños pa a la ab icación de
P in ed Ci cui Boa d (PCB) ha ía el p oceso de colocación y soldadu a una a ea di ícil. Po ello y pa a,
además, pode p o ege el chip, se empaque an en di e en es sopo es que pod án se abajados en o os
ambien es sin depende de maquina ia an p ecisa.
El empaque ado ambién puede pe mi i que en chips como p ocesado es de al a elocidad, se pueda
disipa el calo gene ado po el uncionamien o del chip.
Pa a uni los pines o pads del empaque ado con los pads del dado, se usan máquinas de bonding que
gene an mic oconexiones de al a p ecisión.
2.3.7 Tes y Documen ación
Una ez se ienen los chips ya ab icados y empaque ados, es necesa io p oba que el compo amien o del
diseño esponde a las especi icaciones espe adas du an e el diseño.
Es impo an e ca ac e iza el ci cui o pa a conoce su compo amien o eal y gene a la documen ación
necesa ia con la in o mación ela i a al ci cui o que necesi a án conoce odos aquellos que engan que
abaja pos e io men e con el chip.
2.4 P ocesos de ab icación de semiconduc o es
La ab icación de IC ha ido a iando a lo la go de los años. Las écnicas se han ido e inando y mejo ando,
se han buscado au oma iza a eas del diseño pa a mejo a las p es aciones de los ci cui os. Así pues, se ha
conseguido minimiza el amaño de los ansis o es, a medida que se disminuyen la longi ud del canal y la
capa de óxido que sepa a la pue a del canal, se ob ienen una se ie de en ajas: al disminui el amaño de
los ansis o es, es posible in eg a una mayo can idad de componen es un solo chip; mejo a la elocidad
de conmu ación, los elec ones ienen un meno eco ido; al se el canal más co o, ambién disminuye la
esis encia in e na del canal, po lo que la ene gía consumida disminuye.
Ob iamen e, cuando se op imizan el amaño de los ansis o es ambién apa ecen des en ajas: la ganancia
del ansis o disminuye, po lo que no son capaces de maneja señales g andes y la ensión de o u a del
óxido de la pue a disminuye, haciendo que los disposi i os sean menos obus os; la a iabilidad con la
empe a u a aumen a, lo cual hace más di ícil diseña y simula los diseños. Po an o, los cambios en los
p ocesos de ab icación han ido escalando poco a poco, a medida que se han ido esol iendo con lic os

18 Capí ulo 2. Flujo de abajo en diseño digi al de ci cui os in eg ados
y p oblemas. En las ecnologías a anzadas, a pa i de 22 nm, se ha empezado a cambia los ansis o es
clásicos po disposi i os FinFET. Es os cambios han sido más sencillos de adap a en elec ónica digi al, pe o
en el mundo de las señales analógicas, algunos de es os p oblemas hace muy di ícil segui educiendo los
amaños[
34
,
49
,
8
,
32
,
40
,
9
,
58
]. En la abla 2.1 se mues a la e olución de los nodos de ab icación desde
1972 a 2022 y la p e isión pa a 2024[57].
Tabla 2.1
Nodos de ab icación de semiconduc o es desde 1971 a 2022 y p e isión pa a el año 2024. Fuen e:
Wikipedia[57].
10.000 nm 1971
3.000 nm 1975
1.500 nm 1982
1.000 nm 1985
800 nm 1989
600 nm 1994
350 nm 1995
250 nm 1997
180 nm 1999
130 nm 2002
90 nm 2004
65 nm 2006
45 nm 2008
32 nm 2010
22 nm 2012
14 nm 2014
10 nm 2016
7 nm 2018
5 nm 2020
3 nm 2022
2 nm 2024
El lujo de abajo desc i o pa a el diseño de ci cui os mic o y nanoelec ónicos no es más que un simple
esbozo de lo que ealmen e conlle a. En él in e ienen ingenie os, ísicos y écnicos con mucha expe iencia
y conocimien o en sus espec i os campos pa a op imiza es os p ocesos. Po lo que, aunque no ep esen e
una guía cla a de cómo se diseña un IC, sí puede supone unos conocimien os básicos pa a asoma se a la
comp ensión del lujo de diseño.
3 Obje i os
El mayo pelig o pa a la mayo ía de noso os no adica en es a-
blece unos obje i os demasiado al os y acasa p on o, sino en
es ablece unos obje i os demasiado bajos, y log a los.
Miguel Ángel
El
abajo que se e leja en es as páginas, ha sido ealizado en el IMSE, cen o mix o pe enecien e al
Cen o Nacional de Mic oelec ónica (CNM) del Consejo Supe io de In es igaciones Cien í icas
(CSIC) y la US, y nace de la colabo ación en e el IMSE y la Uni e si a de les Illes Balea s (UIB).
3.1 In oducción
Como se comen ó en el p ólogo, es as páginas ecogen in o mación de cómo se lle ó el p oceso de sín esis
pa a los diseños p e iamen e ealizados po la UIB. Po an o, se e lejan en es e capí ulo los obje i os que
ue on plan eados pa a el p oceso de back-end, eniendo en cuen a que el obje i o de es os ci cui os e a hace
una p ueba de concep os de edes neu onales basadas en CNN haciendo uso de SC pa a consegui un sis ema
comple amen e pa alelo1.
Los obje i os iniciales del p oyec o se encuen an ue a del ámbi o de es e abajo, po lo que en es e
capí ulo solamen e se habla án de los obje i os ijados pa a el diseño back-end y más conc e amen e pa a
el p oceso de sín esis. Pa a pode conoce la escalabilidad de es e ipo de sis emas, se p opone ob ene
in o mación de cómo pod ía se el amaño y las p es aciones de los IC. Se es ablece el uso de una ecnología
de 40 nm de TSMC.
Sob e el diseño on -end, puede encon a se más in o mación en la publicación de F asse e al. publicada
en T ansac ions on Neu al Ne wo k and Lea ning Sys ems[16].
3.2 Obje i os
Den o de es e con ex o y pa a es e abajo se es ablecie on los siguien es obje i os:
1. Hace uso del PDK de 40 nm de TSMC pa a odos los diseños.
2.
Realiza el p oceso de sín esis con el diseño on -end de una CNN que implemen e una a qui ec u a
básica de 64 neu onas dada po la UIB.
3.
Realiza el p oceso de sín esis con el diseño on -end de una CNN que implemen e la a qui ec u a de
LeNe -5 dada po la UIB, con esolución de 2 y 4 bi s.
4.
Realiza el p oceso de sín esis con el diseño on -end de una CNN que implemen e la a qui ec u a de
Ci a -10 dada po la UIB. Es e diseño se ha á subdi idiendo el diseño:
•6 capas: 4 capas con olucionales y 2 FC con esolución de 4 bi s.
1
Un sis ema comple amen e pa alelo hace e e encia en es e con ex o a la capacidad de ob ene la mul iplicación de los pesos y las
en adas de las neu onas de o ma simul ánea.
19
20 Capí ulo 3. Obje i os
•6 capas: 4 capas con olucionales y 2 FC con esolución de 8 bi s.
5.
Realiza el p oceso de sín esis con el diseño on -end de una CNN que implemen e la a qui ec u a de
Ci a -10 dada po la UIB de o ma comple a.
6.
Hace uso de un eloj de e e encia de 6 ns. Pod á modi ica se si el diseño no uese ealizable debido a
es e pun o.
7. Hace uso de las he amien as de Cadence Design Sys ems (CDS), compa ible con la ecnología.
8. Ob ene una es imación de la po encia consumida pa a cada uno de los diseños.
9. Ob ene el núme o de celdas y el á ea de silicio consumida pa a cada diseño.
10. Ob ene una es imación de los e asos máximos en el camino más la go.
Al a a se de un diseño hecho como p ueba de concep o, y eniendo en cuen a el eno me iempo de
cómpu o pa a algunas de las p uebas, los iempos máximos y las po encias consumidas se ha án pa a alo es
ípicos y no pa a esquinas2.
El diseño del layou y los consiguien es pasos de la ab icación, explicados en el capí ulo 2, no han sido
inalizados aún y exceden las posibilidades de es e abajo, y po an o, no o man pa e del mismo.
2
No malmen e las ound ies o ecen unos alo es ípicos pa a los pa áme os de su ecnología, los más espe ables, así como los alo es
mínimos y máximos pa a los mismos pa áme os que pueden p oduci se po las impe ecciones y no linealidades de los p ocesos
de ab icación. En las ases de e i icación de diseño de ci cui os in eg ados es ecuen e hace análisis de esquinas pa a conoce la
a iabilidad que puede su i el diseño así cómo sus pun os débiles.
4 Desa ollo
El desa ollo del homb e depende undamen almen e de la in en-
ción. Es el p oduc o más impo an e de su ce eb o c ea i o. Su
obje i o inal es el dominio comple o de la men e sob e el mundo
ma e ial y el ap o echamien o de las ue zas de la na u aleza a
a o de las necesidades humanas.
Nikola Tesla
Pa a
cumpli con los obje i os es ablecidos en el capí ulo 3 de es e abajo se ha de hace uso de las
he amien as de CDS disponibles en el cen o de compu ación del IMSE.
Den o de la g an can idad de he amien as que p opo ciona es a emp esa, Genus Syn hesis Solu ion o ece
la posibilidad de gene a el código RTL de o ma po en e. Como se io en el capí ulo 2, el obje i o de la
sín esis es con e i un diseño de al o ni el a bajo ni el, mien as que los diseños de bucles de al o ni el
usan ope ado es, a iables y es uc u as condicionales, el código que gene a la sín esis es más simila a
un esquemá ico, pues lo que con iene es una desc ipción de celdas básicas e IP, y las conexiones que los
elaciona. En e las p incipales ca ac e ís icas de es a he amien a des acan:
•Inc emen a has a diez eces la p oduc i idad du an e el diseño RTL.
•
Tiempo de cálculo cinco eces más ápido que o os so wa es pa a sis emas con más de diez millones
de ins ancias.
•Reducción de al menos dos eces el iempo en e i e aciones.
•
El cálculo de las es imaciones de iempos de e asos y de la longi ud de los cables es án den o del
5% de lo ob enido con Cadence Inno us Implemen a ion Sys em.
•Reducción del á ea consumida po las conexiones has a un 20% sin pe juicio pa a el endimien o.
Además de lo mencionado, es a solución es alida an o pa a códigos en VHDL,Ve ilog oSys em Ve ilog;
unciona de o ma pa alela en sis emas con múl iples CPUs y máquinas; capacidad de c ea y ajus a je a quía
de egis os de elojes RTL; e c.
4.1 In oducción
Es algo común en la ingenie ía que la ob ención de la solución equie a una in e sión mayo de iempo pa a
el ap endizaje de la écnica y es udio del p oblema que pa a la esolución del mismo. El p oceso de sín esis
es simila .
Pa a la ealización de es e p oyec o se ha in e ido al ededo del
30%
del iempo en el ap endizaje y
dominio de la écnica y el análisis de los códigos diseñados en la pa e on -end; un
15%
en la elabo ación
de los códigos a ejecu a ; un
40%
en la ejecución de la sín esis y o o
15%
del iempo en el análisis, eajus es
y co ecciones de los p oblemas que ue on ocu iendo. Y pa a el caso que ocupa es e p oyec o, el o al ue
de al ededo de 45 días de abajo o 360 ho as.
Es in e esan e no a que el abajo que se ealiza pa a la sín esis de IC es simila al abajo pa a c ea una
CNN. Ambas son a eas con un al o cos e de compu ación que aho a al ingenie o g an pa e del abajo y
21
28 Capí ulo 4. Desa ollo
Figu a 4.5
Ven ana Timing Debug del diseño ob enido en la in e az g á ica de Genus en el diseño de una de
las implemen aciones del ci cui o pa a la CNN LeNe -5. Se mues an odos los caminos que se
eco en en el ci cui o así como sus iempos y un his og ama que mues a el núme o de caminos
que ienen cada WNS.
Figu a 4.6
Ven ana Timing Pa h Analyze del diseño ob enido en la in e az g á ica de Genus en el diseño de
una de las implemen aciones del ci cui o pa a la CNN LeNe -5. Se mues a una lis a con odas las
celdas combinacionales que se eco en en el ayec o, se mues a ambién de o ma g á ica dónde
es consumido el iempo.
el ci cui o es muy homogéneo y es á o mado po una g an can idad de módulos simila es, se obse a que el
consumo es á muy dis ibuido. Sin emba go, en o os diseños con subsis emas más he e ogéneos, conoce la
po encia de cada ins ancia puede ayuda a en ende qué pa es del ci cui o ienen un mayo consumo y al ez
busca mane as de op imiza la po encia consumida po dichos módulos.
4.3.10 E aluación del diseño y eajus e, si es necesa io
Como se comen ó con an e io idad, es os esul ados necesi an se e aluados y analizados al inaliza el
p oceso. Si los esul ados se ajus an a los espe ados, pueden gene a se los a chi os de salida y con inua el
p oceso pa a gene a el loo planning y diseña el layou que hab ía de ab ica se después. A es as al u as del
diseño, es impo an e eco da al lec o que el p oceso de sín esis gene a un código con las celdas pa a el

4.4 En o no de ejecución 29
Figu a 4.7
Repo e de po encia gene ado en el diseño de una de las implemen aciones del ci cui o pa a la
CNN LeNe -5.
diseño del ci cui o, pe o la colocación de ini i a y el en u ado o man pa e de las siguien es ases del diseño,
esul ados mos ados como los de la igu a 4.3 no mues an un layou ya e minado, sino una ap oximación
al diseño inal.
Pa a el caso que ocupa a es e abajo, donde no se p e ende op imiza el diseño, sino ob ene una ap oxi-
mación numé ica de los equisi os de á ea y de eloj, no exis e la necesidad de ol e a ás a ni el de diseño
on -end oback-end pa a op imiza el diseño. Pa a es e p oyec o, se u o que ajus a algunos códigos pa a
e i a e o es y eajus a el pe iodo del eloj en uno de los ci cui os. En el siguien e capí ulo se desa olla á
un poco los de alles.
4.4 En o no de ejecución
Aunque la au oma ización puede ayuda al diseñado a maximiza su p oducción g acias a las he amien as
de cálculo, no es á exen o de esol e o as di icul ades.
La ejecución de la sín esis se lle ó a cabo en el clús e de compu ación del IMSE, el cual dispone de 20
nodos de compu ación, cada uno de ellos o mados po dos p ocesado es In el Xeon de 10 núcleos y 20 hilos,
128GB de RAM en e o as ca ac e ís icas. Es e ipo de a qui ec u as de compu ación son de g an ayuda pa a
30 Capí ulo 4. Desa ollo
el diseño, simulación y es de di e en es ci cui os pues pe mi en ealiza a eas muy pesadas en un iempo
conside ablemen e in e io .
Código 4.10 Opciones de ejecución pa a hace uso de a ias máquinas en pa alelo.
se _db max_cpus_pe _se e 20
se _db supe _ h ead_se e s "node1 node2 node3 node4"
se _db supe _ h ead_ sh_command sh
En el código 4.10 se mues an las opciones de con igu ación necesa ias pa a pode pa aleliza de o ma
masi a las ope aciones de cálculo en el clús e . Pa a los ci cui os basados en CNN y el da ase CIFAR-10
ue on necesa ias a ias semanas en algunos casos. El sis ema comple o se di idió en a ios ci cui os pa a las
capas con olucionales y o os pa a las capas planas FC. Pa a las capas con olucionales, hubo de aumen a se
la memo ia de in e cambio del sis ema a g andes ni eles pa a que las máquinas uesen capaz de maneja la
can idad de in o mación.
Sin emba go, y después de a ios in en os de sín esis del CIFAR-10 comple o, no hubo mane a de inaliza
el p oceso de sín esis y ob ene los da os buscados. El conside able amaño del ci cui o y la al a de iempo
obliga on a que se diese, es e úl imo diseño, po acasado. No obs an e, el diseño modula ob enido con
el sis ema di idido es su icien e pa a conoce las necesidades e incluso pa a pode uni los como di e en es
bloques pa a las u u as ases de diseño del layou .
5 Resul ados
La calidad nunca es un acciden e; siemp e es el esul ado de un
es ue zo de la in eligencia
John Ruskin
Recoge
los u os del abajo ealizado suele se uno de los g andes momen os as la gas jo nadas de
es ue zo. Y así ue ambién pa a es e p oyec o. Ha de ene se en cuen a que cada p oceso de sín esis es
complejo y iene una componen e es ocás ica, po lo que dos ejecuciones del mismo código no de uel en
siemp e los mismos esul ados, aunque sí suelen encon a se muchas simili udes. En algunos de los casos se
epi ie on las ejecuciones pa a ol e a ob ene cie os in o mes o debido a que el sis ema no podía cumpli
las es icciones de iempo.
Sal o en algunos casos, los elojes se con igu a on con un pe iodo de 6000 ps ó 6 ns, sin emba go, en
algunos casos se aumen o a
10ns
pa a que el esul ado uese implemen able. Genus Syn hesis Solu ion suele
mos a esul ados de WNS en alo es nega i os cuando no se cumplen los equisi os, al no se unas p uebas
de ini i as y en modo Mul i-Mode Mul i-Co ne (MMMC)
1
, no se puede sabe la p ecisión que se ob end ía
al ab ica se el diseño. No obs an e, la in ención de es e p oyec o no es desa olla un p oduc o inal, sino
demos a las capacidades de la compu ación es ocás ica pa a el diseño de ha dwa e pa a ML. A con inuación
se de alla in o mación de los esul ados que se ob u ie on pa a los di e en es casos de es udios.
El obje o de es udio de es e abajo es el diseño back-end de dis in os diseños p opo cionados, po lo que
no se en a á en de alles en cuan o a los esul ados y conclusiones, sob e AI ySC, pa a ello puede acudi se al
a ículo publicado[16].
5.1 Red neu onal de 64 neu onas
Pa a es e caso se ecibie on dos códigos de p ueba, uno con el nomb e de “No-op ” y o o con el de “Op imized”
con un núme o simila de neu onas.
5.1.1 No-op
Las ablas 5.1 y 5.2 mues an los esul ados pa a el modelo “no-op ” de 64 neu onas. Se a a de un ci cui o
bas an e sencillo con menos de mil celdas y
45 µm x 45 µm
. El ayec o máximo es de 2,12 ns, po lo
que pod ía abaja con un eloj supe io a 450MHz. El consumo de po encia es á ica es desp eciable y en
dinámica y o al se ía de 220 µW.
Tabla 5.1 Tabla de esul ados del modelo “no-op ”: núme o de celdas y á ea.
Núm. celdas C. secuencial C. combinacional Á ea celdas Á ea pis as Á ea o al
661 232 429 0,0015 mm20,0005 mm20,002 mm2
1
El modo MMMC ealiza el p oceso pa a múl iples esquinas, es o es, ealiza el p oceso usando los mejo es y peo es alo es de los
pa áme os del ab ican e pa a ob ene una p e isión de cuales pod ían se los angos de uncionamien o de los ci cui os debido a las
impe ecciones del silicio y la ab icación.
31
32 Capí ulo 5. Resul ados
Tabla 5.2 Tabla de esul ados del modelo “no-op ”: e aso máximo de ayec os y po encias.
Máx e aso ayec o Po . es á ica Po . dinámica Po . o al
2,12 ns 0 mW 0,22 mW 0,22 mW
5.1.2 Op imized
Pa a el caso de la ed neu onal “op imized”, las ablas 5.3 y 5.4 con ienen los alo es de celdas, á eas,
iempos y po encia. El núme o de celdas sigue siendo bas an e pequeño. El á ea c ece lige amen e has a
los
59 µm x 59 µm
. El e aso máximo es lige amen e in e io y sigue siendo po debajo del pe iodo del
eloj es ablecido, po lo que, en es e caso ambién pod ía unciona con elojes bas an e ápidos. En cuan o a
po encia, de nue o se puede desp ecia el consumo en es á ica y el consumo o al duplica el del caso “no-op ”.
Tabla 5.3 Tabla de esul ados del modelo “op imized”: núme o de celdas y á ea.
Núm. celdas C. secuencial C. combinacional Á ea celdas Á ea pis as Á ea o al
774 368 406 0,0021 mm20,0006 mm20,0026 mm2
Tabla 5.4 Tabla de esul ados del modelo “op imized”: e aso máximo de ayec os y po encias.
Máx e aso ayec o Po . es á ica Po . dinámica Po . o al
1,37 ns 0 mW 0,43 mW 0,43 mW
5.2 LeNe -5
A con inuación se mues an los esul ados ob enidos con la implemen ación de la ed LeNe -5 en SC. En e
los obje i os espe ados es aba la necesidad de ob ene los da os con un modelo de 2 bi s de esolución y o o
de 4 bi s.
5.2.1 2 bi s
El paso de una ed neu onal de 64 neu onas a un modelo complejo basado en CNN es, sin duda, una g an
di e encia en cuan o a capacidad y complejidad, y po supues o, en iempo de compu ación. Es a ed iene
del o den de sesen a mil pa áme os y a ios miles de neu onas.
Como cabe espe a , los núme os de la abla 5.5 y 5.6 e lejan el cambio. El núme o de celdas aumen a un
o den de magni ud, po encima del medio millón. El amaño del dado aumen a ía has a
1,39 mm x 1,39 mm
.
Así como su po encia que pasa a se de 204 mW. Sin emba go, aunque los e asos son mayo es, 4,175 ns,
sigue pe mi iendo alimen a el eloj a unas asas de 200 MHz.
Tabla 5.5 Tabla de esul ados del modelo LeNe -5 con 2 bi s de esolución: núme o de celdas y á ea.
Núm. celdas C. secuencial C. combinacional Á ea celdas Á ea pis as Á ea o al
549K 51.029 497.967 1,426 mm20,491 mm21,917 mm2
Tabla 5.6
Tabla de esul ados del modelo LeNe -5 con 2 bi s de esolución: e aso máximo de ayec os y
po encias.
Máx e aso ayec o Po . es á ica Po . dinámica Po . o al
4,175 ns 0,172 mW 203,57 mW 203,744 mW
5.2.2 4 bi s
Usando una esolución de 4 bi s pa a la misma a qui ec u a puede ap ecia se que el núme o de celdas
aumen a un
20%
y la po encia consumida se duplica, sin emba go, los iempos y el á ea, aunque aumen an,
5.3 CNN pa a CIFAR-10 33
se man ienen en un ma gen conside ablemen e óp imo. En conc e o, pueden e se lo esul ados en las ablas
5.7 y 5.8.
El núme o de celdas alcanza la ci a de 663 mil celdas, casi un
90%
de ellas de lógica combinacional
y el es o de lógica secuencial. El á ea o al alcanza los 2,137mm2, lo que equi ale a un amaño del dado
de
1,46 mm x 1,46 mm
, el á ea pa a las pis as sigue siendo de un
20%
del o al. Los iempos se ace can al
lími e de los equisi os impues os con un e aso máximo de 5.63 ns. Po su pa e, la po encia es á ica es de
0,173 mW y la dinámica de 405,74 mW, ob eniéndose un o al de 405,91 mW.
Tabla 5.7 Tabla de esul ados del modelo LeNe -5 con 4 bi s de esolución: núme o de celdas y á ea.
Núm. celdas C. secuencial C. combinacional Á ea celdas Á ea pis as Á ea o al
663K 76.847 586.334 1,521 mm20,617 mm22,137 mm2
Tabla 5.8
Tabla de esul ados del modelo LeNe -5 con 4 bi s de esolución: e aso máximo de ayec os y
po encias.
Máx e aso ayec o Po . es á ica Po . dinámica Po . o al
5,636 ns 0,173 mW 405,74 mW 405,91 mW
5.3 CNN pa a CIFAR-10
El amaño de la CNN necesa ia pa a p ocesa los da os de un da ase de es e amaño, sin duda, equie e
de una g an can idad de ecu sos. Como se ha ido iendo a lo la go de los esul ados an e io es, las edes
neu onales no escalan de o ma lineal, sino que lo hacen de o ma exponencial, po lo que cada ez que se
aumen a la complejidad de la ed aumen a el núme o de pa áme os. Pa a es e diseño en conc e o se pasan de
los 60.000 pa áme os de LeNe -5 a 30.000.000 de pa áme os pa a es a a qui ec u a.
Es e núme o de pa áme os hace necesa io que la ed se di ida en di e en es pa es a a és de las di e en es
capas. En conc e o, el diseño se di idió en seis pa es: cua o capas con olucionales y o as dos FC. Cada una
de es as pa es se sin e iza á po sepa ado. Po desg acia, Genus Syn hesis Solu ion no ue capaz de sin e iza
el modelo comple o con es a ecnología, sin emba go, se pueden ex apola los da os que se ob ienen de las
di e en es pa es.
5.3.1 4 bi s
En las siguien es ablas se mues an los esul ados de odas las capas u ilizadas pa a la CNN, puede e se
que las capas con olucionales son conside ablemen e mayo es que las planas, en especial la segunda, que
alcanza un mayo amaño. El núme o de celdas po cada dado aumen a al o den de los millones de unidades,
en conc e o, las celdas de ipo combinacional. Al aumen a el núme o de celdas, lógicamen e, el amaño del
dado c ece has a un máximo de
7,3 mm x 7,3 mm
pa a la segunda capa con olucional, y la po encia alcanza
alo es de decenas de a ios, po lo que aumen a más de 20 eces el consumo. No obs an e, los e asos
p oducidos en el ci cui o se educen d ás icamen e po debajo de los 3 ns, lo que pe mi i ía usa elojes de
333MHz.
De odas las capas sin e izadas, las de mayo consumo y amaño son la segunda y la cua a, mien as la
p ime a y la e ce a man ienen un é mino medio y, como puede espe a se, las dos capas FC son signi ica i-
amen e más pequeñas.
P ime a capa con olucional
En las ablas 5.9 y 5.10 se mues an los esul ados pa a la p ime a capa con olucional:
Tabla 5.9
Tabla de esul ados del modelo CIFAR-10 capa 1 con 4 bi s de esolución: núme o de celdas y á ea.
Núm. celdas C. secuencial C. combinacional Á ea celdas Á ea pis as Á ea o al
3,04M 432.001 2.605.358 6,82 mm22,44 mm29,25 mm2

34 Capí ulo 5. Resul ados
Tabla 5.10
Tabla de esul ados del modelo CIFAR-10 capa 1 con 4 bi s de esolución: e aso máximo de
ayec os y po encias.
Máx e aso ayec o Po . es á ica Po . dinámica Po . o al
1,3 ns 0,76 mW 1.710 mW 1.711 mW
Segunda capa con olucional
En las ablas 5.11 y 5.12 se mues an los esul ados pa a la Segunda capa con olucional:
Tabla 5.11
Tabla de esul ados del modelo CIFAR-10 capa 2 con 4 bi s de esolución: núme o de celdas y
á ea.
Núm. celdas C. secuencial C. combinacional Á ea celdas Á ea pis as Á ea o al
16M 451.584 16.430.225 38,29 mm214,45 mm252,74 mm2
Tabla 5.12
Tabla de esul ados del modelo CIFAR-10 capa 2 con 4 bi s de esolución: e aso máximo de
ayec os y po encias.
Máx e aso ayec o Po . es á ica Po . dinámica Po . o al
2,241 ns 4,84 mW 11.766 mW 11.771 mW
Te ce a capa con olucional
En las ablas 5.13 y 5.14 se mues an los esul ados pa a la e ce a capa con olucional:
Tabla 5.13
Tabla de esul ados del modelo CIFAR-10 capa 3 con 4 bi s de esolución: núme o de celdas y
á ea.
Núm. celdas C. secuencial C. combinacional Á ea celdas Á ea pis as Á ea o al
6,02M 156.673 6.040.392 13,9 mm25,28 mm219,18 mm2
Tabla 5.14
Tabla de esul ados del modelo CIFAR-10 capa 3 con 4 bi s de esolución: e aso máximo de
ayec os y po encias.
Máx e aso ayec o Po . es á ica Po . dinámica Po . o al
2,35 ns 1,75 mW 4.187 mW 4.189 mW
Cua a capa con olucional
En las ablas 5.15 y 5.16 se mues an los esul ados pa a la cua a capa con olucional:
Tabla 5.15
Tabla de esul ados del modelo CIFAR-10 capa 4 con 4 bi s de esolución: núme o de celdas y
á ea.
Núm. celdas C. secuencial C. combinacional Á ea celdas Á ea pis as Á ea o al
8,13M 115.201 8.015.442 18,93 mm27,05 mm225,98 mm2
Tabla 5.16
Tabla de esul ados del modelo CIFAR-10 capa 4 con 4 bi s de esolución: e aso máximo de
ayec os y po encias.
Máx e aso ayec o Po . es á ica Po . dinámica Po . o al
2,82 ns 2,4 mW 6.109 mW 6.112 mW
5.3 CNN pa a CIFAR-10 35
P ime a capa FC
En las ablas 5.17 y 5.18 se mues an los esul ados pa a la p ime a capa FC:
Tabla 5.17
Tabla de esul ados del modelo CIFAR-10 capa 5 con 4 bi s de esolución: núme o de celdas y
á ea.
Núm. celdas C. secuencial C. combinacional Á ea celdas Á ea pis as Á ea o al
1,75M 10.753 1.742.357 4,1 mm21,73 mm25,83 mm2
Tabla 5.18
Tabla de esul ados del modelo CIFAR-10 capa 5 con 4 bi s de esolución: e aso máximo de
ayec os y po encias.
Máx e aso ayec o Po . es á ica Po . dinámica Po . o al
2,14 ns 0,53 mW 1.409 mW 1.409 mW
Segunda capa FC
En las ablas 5.19 y 5.20 se mues an los esul ados pa a la segunda capa FC:
Tabla 5.19
Tabla de esul ados del modelo CIFAR-10 capa 6 con 4 bi s de esolución: núme o de celdas y
á ea.
Núm. celdas C. secuencial C. combinacional Á ea celdas Á ea pis as Á ea o al
10,9K 181 10.731 0,026 mm20,011 mm20,037 mm2
Tabla 5.20
Tabla de esul ados del modelo CIFAR-10 capa 6 con 4 bi s de esolución: e aso máximo de
ayec os y po encias.
Máx e aso ayec o Po . es á ica Po . dinámica Po . o al
2,72 ns 0 mW 8,49 mW 8,49 mW
5.3.2 8 bi s
Al igual que pa a el caso de 4 bi s, desde la abla 5.21 has a la abla5.32 se mues an los esul ados pa a las
dis in as capas en el modelo de 8 bi s. Los núme os ob enidos son del mismo o den que pa a el caso de 4 bi s.
Al inal del capí ulo se habla á un poco más de ellos.
P ime a capa con olucional
En las ablas 5.21 y 5.22 se mues an los esul ados pa a la p ime a capa con olucional:
Tabla 5.21
Tabla de esul ados del modelo CIFAR-10 capa 1 con 8 bi s de esolución: núme o de celdas y
á ea.
Núm. celdas C. secuencial C. combinacional Á ea celdas Á ea pis as Á ea o al
4,06M 662.401 3.394.944 8,7 mm28,52 mm217,22 mm2
Tabla 5.22
Tabla de esul ados del modelo CIFAR-10 capa 1 con 8 bi s de esolución: e aso máximo de
ayec os y po encias.
Máx e aso ayec o Po . es á ica Po . dinámica Po . o al
2,02 ns 0,97 mW 1.995 mW 1.996 mW
Segunda capa con olucional
En las ablas 5.23 y 5.24 se mues an los esul ados pa a la Segunda capa con olucional:
36 Capí ulo 5. Resul ados
Tabla 5.23
Tabla de esul ados del modelo CIFAR-10 capa 2 con 8 bi s de esolución: núme o de celdas y
á ea.
Núm. celdas C. secuencial C. combinacional Á ea celdas Á ea pis as Á ea o al
17,1M 652.288 16.371.956 39,9 mm214,9 mm254,8 mm2
Tabla 5.24
Tabla de esul ados del modelo CIFAR-10 capa 2 con 8 bi s de esolución: e aso máximo de
ayec os y po encias.
Máx e aso ayec o Po . es á ica Po . dinámica Po . o al
3,1 ns 5 mW 11.847 mW 11.852 mW
Te ce a capa con olucional
En las ablas 5.25 y 5.26 se mues an los esul ados pa a la e ce a capa con olucional:
Tabla 5.25
Tabla de esul ados del modelo CIFAR-10 capa 3 con 8 bi s de esolución: núme o de celdas y
á ea.
Núm. celdas C. secuencial C. combinacional Á ea celdas Á ea pis as Á ea o al
6,34M 230.401 6.114.013 14,41 mm25,38 mm219,79 mm2
Tabla 5.26
Tabla de esul ados del modelo CIFAR-10 capa 3 con 8 bi s de esolución: e aso máximo de
ayec os y po encias.
Máx e aso ayec o Po . es á ica Po . dinámica Po . o al
2,79 ns 1,79 mW 4.311 mW 4.313 mW
Cua a capa con olucional
En las ablas 5.27 y 5.28 se mues an los esul ados pa a la cua a capa con olucional:
Tabla 5.27
Tabla de esul ados del modelo CIFAR-10 capa 4 con 8 bi s de esolución: núme o de celdas y
á ea.
Núm. celdas C. secuencial C. combinacional Á ea celdas Á ea pis as Á ea o al
8,77M 166.401 8.605.909 19,71 mm27,59 mm227,3 mm2
Tabla 5.28
Tabla de esul ados del modelo CIFAR-10 capa 4 con 8 bi s de esolución: e aso máximo de
ayec os y po encias.
Máx e aso ayec o Po . es á ica Po . dinámica Po . o al
3,68 ns 2,49 mW 6.208 mW 6.210 mW
P ime a capa FC
En las ablas 5.29 y 5.30 se mues an los esul ados pa a la p ime a capa FC:
Tabla 5.29
Tabla de esul ados del modelo CIFAR-10 capa 5 con 8 bi s de esolución: núme o de celdas y
á ea.
Núm. celdas C. secuencial C. combinacional Á ea celdas Á ea pis as Á ea o al
1,76M 12.801 1.747.291 4,12 mm21,73 mm25,85 mm2
5.3 CNN pa a CIFAR-10 37
Tabla 5.30
Tabla de esul ados del modelo CIFAR-10 capa 5 con 8 bi s de esolución: e aso máximo de
ayec os y po encias.
Máx e aso ayec o Po . es á ica Po . dinámica Po . o al
2,32 ns 0,53 mW 1.409 mW 1.409 mW
Segunda capa FC
En las ablas 5.31 y 5.32 se mues an los esul ados pa a la segunda capa FC:
Tabla 5.31
Tabla de esul ados del modelo CIFAR-10 capa 6 con 8 bi s de esolución: núme o de celdas y
á ea.
Núm. celdas C. secuencial C. combinacional Á ea celdas Á ea pis as Á ea o al
11,0K 221 10.761 0,026 mm20,011 mm20,037 mm2
Tabla 5.32
Tabla de esul ados del modelo CIFAR-10 capa 6 con 8 bi s de esolución: e aso máximo de
ayec os y po encias.
Máx e aso ayec o Po . es á ica Po . dinámica Po . o al
2,88 ns 0 mW 8,59 mW 8,59 mW
5.3.3 Es imación CIFAR-10 comple o
Como se ha mencionado an e io men e no se pudo ob ene el esul ado de la sín esis comple a. Sin emba go,
se ía posible diseña los módulos po sepa ados y uni los como bloques, po lo que una ap oximación
del esul ado se puede ob ene con los da os ob enidos. El e o de la ap oximación que se a a hace a
con inuación iene del á ea de las pis as necesa ias pa a uni los módulos, po lo que hay que ene cla o que
es os da os son solamen e una ap oximación.
Pa a ob ene es os núme os, se ha sumado el núme o de celdas, las á eas y las po encias, pa a el e aso
máximo del ayec o, se ha omado el mayo .
4 bi s
En las ablas 5.33 y 5.34 se mues an los da os ex apolados del ci cui o comple o pa a 4 bi s. Las capas
con olucionales con ienen 34 millones de celdas del o al e lejado en es as ablas y en conc e o, casi la mi ad
pe enece a la segunda capa con olucional. Po supues o, se encuen a la misma elación en los consumos. El
á ea de las pis as es de al ededo del 27% pa a cada modulo y del o al.
Tabla 5.33
Tabla de da os es imados del modelo CIFAR-10 comple o con 4 bi s de esolución: núme o de
celdas y á ea.
Núm. celdas C. secuencial C. combinacional Á ea celdas Á ea pis as Á ea o al
36M 1.166.393 34.844.505 82,1 mm230,96 mm2113,02 mm2
Tabla 5.34
Tabla de da os es imados del modelo CIFAR-10 comple o con 4 bi s de esolución: e aso máximo
de ayec os y po encias.
Máx e aso ayec o Po . es á ica Po . dinámica Po . o al
2,82 ns 10,28 mW 25.190 mW 25.201 mW
8 bi s
En las ablas 5.35 y 5.36 se mues an los da os ex apolados del ci cui o comple o pa a 8 bi s. Las capas
con olucionales con ienen 37 millones de celdas del o al e lejado en es as ablas y en conc e o, casi la mi ad
pe enece a la segunda capa con olucional. De nue o, se encuen a la misma elación en los consumos. El á ea

Apéndice B
Tabla compa a i a
En
la igu a B.1 de la página siguien e se mues a una abla con odos los da os ecogidos de los esul ados
du an e la sín esis
45
46 Apéndice B. Tabla compa a i a
Ci cui To al nume o Cells
Seq. Cells Combin. Cells
A ea Cells
(mm2)
A ea Ne s
(mm2)
To al A ea
(mm2)
Max Da a
Pa h delay
(ns)
Leakage
Powe (mW)
Dynamic
Powe (mW)
To al Powe
(mW)
PEB-64 No-op 661 232 429 0,0015 0,0005 0,002 2,12 0 0,22 0,22
PEB-64 op imized 774 368 406 0,0021 0,0006 0,0026 1,37 0 0,43 0,43
LeNe -5 2bi s 549K 51029 497967 1,426 0,491 1,917 4,175 0,172 203,57 203,744
LeNe -5 4bi s 663K 76847 586334 1,521 0,617 2,137 5,636 0,173 405,74 405,91
CIFAR10_4bi s eb_laye 0_sc 3.04M 432001 2605358 6,82 2,44 9,25 1,3 0,76 1710 1711
CIFAR10_4bi s eb_laye 1_sc 16M 451584 16430225 38,29 14,45 52,74 2,241 4,84 11766 11771
CIFAR10_4bi s eb_laye 2_sc 6.20M 156673 6040392 13,9 5,28 19,18 2,35 1,75 4187 4189
CIFAR10_4bi s eb_laye 3_sc 8.13M 115201 8015442 18,93 7,05 25,98 2,82 2,4 6109 6112
CIFAR10_4bi s c_laye 0_sc 1.75M 10753 1742357 4,1 1,73 5,83 2,14 0,53 1409 1409
CIFAR10_4bi s c_laye 1_sc 10.9K 181 10731 0,026 0,011 0,037 2,72 0 8,49 8,49
CIFAR10_4bi s ull 36010898 1166393 34844505 82,066 30,961 113,017 2,82 10,28 25189,49 25201
CIFAR10_8bi s eb_laye 0_sc 4.06M 662401 3394944 8,7 8,52 17,22 2,02 0,97 1995 1996
CIFAR10_8bi s eb_laye 1_sc 17,1M 652288 16371956 39,9 14,9 54,8 3,1 5 11847 11852
CIFAR10_8bi s eb_laye 2_sc 6.34M 230401 6114013 14,41 5,38 19,79 2,79 1,79 4311 4313
CIFAR10_8bi s eb_laye 3_sc 8.77M 166401 8605909 19,71 7,59 27,3 3,68 2,49 6208 6210
CIFAR10_8bi s c_laye 0_sc 1.76M 12801 1747291 4,12 1,73 5,85 2,32 0,53 1409 1409
CIFAR10_8bi s c_laye 1_sc 11.0K 221 10761 0,026 0,0011 0,037 2,88 0 8,59 8,59
CIFAR10_8bi s ull 37969387 1724513 36244874 86,866 38,1211 124,997 3,68 10,78 25778,59 25789
Figu a B.1 Tabla compa a i a con odos los esul ados ob enidos (CIFAR-10 FULL 4 y 8 bi s es imados).
Apéndice C
Código TCL pa a sín esis
Ac
on inuación, el código C.1 mues a un ejemplo de código usado pa a la ejecución de la sín esis. La
es uc u a básica usada se basa en la ecomendada po CDS con las modi icaciones opo unas pa a el
caso conc e o de es e p oyec o y las lib e ías del ab ican e. El lujo básico de es e código es el desc i o en el
capí ulo 4, con algunas modi icaciones ealizadas pa a mejo a la ejecución o sol en a e o es.
Código C.1 Código TCL u ilizado en Genus.
###########################################################################
##
## Sc ip o Cadence Genus
##
###########################################################################
da e
se _db hdl_language { hdl}
se LOCAL_DIR "[exec pwd]/.."
se SYNTH_DIR ${LOCAL_DIR}/wo k
se TCL_PATH "${LOCAL_DIR}/ cl $LOCAL_DIR/cons ain s"
se REPORTS_PATH "${LOCAL_DIR}/wo k/ epo s"
se LIB_PATH "${LOCAL_DIR}/lib a ies/"
se RTL_PATH "$LOCAL_DIR/ l/s c $LOCAL_DIR/ l/s c/05-pc_ ee $LOCAL_DIR/ l
/s c/packages"
se DESIGN "cnn_sc_ op"
se MSGS_TO_BE_SUPRESSED {LBR-58 LBR-40 LBR-41 VLOGPT-35}
se LIB_LIST {
cbn40lpbwp c_ecsm.lib
}
se LEF_LIST {
cbn40lpbwp_7lm4X2ZRDL.le
}
se RTL_LIST "[exec ls ${LOCAL_DIR}/ l/s c/packages] [exec ls ${LOCAL_DIR}/ l
/s c/05-pc_ ee] [exec ls ${LOCAL_DIR}/ l/s c | g ep hd]"
supp ess_messages {LBR-30 LBR-31 LBR-40 LBR-41 LBR-72 LBR-77 LBR-162}
47
48 Appendix C. Código TCL pa a sín esis
se _db hdl_ ack_ ilename_ ow_col ue
se _db lp_powe _uni mW
se _db ini _lib_sea ch_pa h $LIB_PATH
se _db sc ip _sea ch_pa h $TCL_PATH
se _db ini _hdl_sea ch_pa h $RTL_PATH
se _db e o _on_lib_le _pin_inconsis ency ue
se _db lp_inse _clock_ga ing ue
se _db leakage_powe _e o low
se _db dele e_unloaded_ins s alse
se _db hdl_p ese e_unused_ egis e s ue
se _db dele e_unloaded_seqs alse
#se _db lib a y $LIB_LIST
ead_libs $LIB_LIST
## PLE
#se _db le _lib a y $LEF_LIST
ead_physical -le $LEF_LIST
ead_hdl $RTL_LIST
::legacy::se _a ibu e hdl_max_loop_limi 500000 /
elabo a e $DESIGN
ini _design
check_design -un esol ed
epo _ple > ple. p
ead_sdc ../ cl/clock.sdc
se _db inno us_execu able /lus e/cad/CADENCE_18/INNOVUS181/bin/inno us
se _db syn_gene ic_e o medium
se _db syn_map_e o medium
se _db syn_op _e o medium
#S a ing he syn hesis wi h:
syn_gene ic
syn_map
syn_op
epo _qo > qo . x
ead_sai ../lib a ies/salida.sai
epo _powe > a_powe . x
epo _a ea > a_a ea. x
epo _ iming > a_ iming. x
49
#Gene a ing ex a epo s
epo _dp > a_dp. x
epo _design_ ules > a_des ul. x
epo _ga es > a_ga es. x
epo _summa y > a_summa y. x
epo _ins ance > a_ins ance. x

Apéndice D
Algunos epo es
Aquí
se mues an algunos ejemplos más de epo es gene ados du an e la sín esis de los ci cui os p o-
pues os. Algunos in o mes han sido explicados en el capí ulo 4, á ea, po encia y iempo, igu as D.1,
D.2 y D.3 espec i amen e.
El es o: da apa h, igu a D.4; comp obación de eglas de diseño, igu a D.5; quali y o esul s, igu a D.6;
pue as empleadas, igu a D.7; y epo e PLE, igu a D.8. Po azones de espacio, algunos de los epo e
mues an solamen e las p ime as líneas del mismo, ya que algunos pueden se de cien os o miles de líneas.
Figu a D.1 Repo e de á ea gene ado después del p oceso de sín esis.
51
52 Apéndice D. Algunos epo es
Figu a D.2 Repo e de po encia gene ado después del p oceso de sín esis.
53
Figu a D.3 Repo e de iming gene ado después del p oceso de sín esis.
Figu a D.4 Repo e de da apa h gene ado después del p oceso de sín esis.
60 Índice de Figu as
2.4
Sala blanca de la NASA donde se ab ican IC. Imágenes ob enidas de WikiMedia Commons bajo
licencia C ea i e Commons. Fuen e:h ps://commons.wikimedia.o g/ wiki/ File:Clean_
oom.jpg 16
2.5
Di e en es obleas con ci cui os después del p oceso de ab icación. Imágenes ob enidas de WikiMe-
dia Commons bajo licencia C ea i e Commons. Fuen e:h ps:// commons.wikimedia.o g/ wiki/
File:A_Wa e _o _ he_La es _D-Wa e_Quan um_Compu e s_(39188583425).jpg y
h ps:// commons.wikimedia.o g/ wiki/ File:Semiconduc o _Wa e _o _Mic oelec onics.
jpg 17
4.1
Repo e de á ea gene ado en el diseño de una de las implemen aciones del ci cui o pa a la CNN
LeNe -5 26
4.2
De alle de las celdas gene adas en el diseño de una de las implemen aciones del ci cui o pa a la
CNN LeNe -5. Cada una de las celdas ep esen a algún ipo de disposi i o lógico (pue as AND,OR,
bies ables, e c.), los pun os mues an los pines y pads de conexión pa a las en adas y salidas de
cada celda 26
4.3
Vis a supe io del layou gene ado en el diseño de una de las implemen aciones del ci cui o pa a
la CNN LeNe -5. En azul, se mues an odas las celdas que pe enecen a la implemen ación de la
p ime a capa con olucional del sis ema. En e de, las celdas pe enecien es a la segunda capa
con olucional del sis ema. En osa, las celdas de una de las capas FC. En ojo, las ins ancias
seleccionadas en el Design B owse (explo ado de ins ancias en la izquie da) 27
4.4
Repo e de iempo gene ado en el diseño de una de las implemen aciones del ci cui o pa a la CNN
LeNe -5 27
4.5
Ven ana Timing Debug del diseño ob enido en la in e az g á ica de Genus en el diseño de una de
las implemen aciones del ci cui o pa a la CNN LeNe -5. Se mues an odos los caminos que se
eco en en el ci cui o así como sus iempos y un his og ama que mues a el núme o de caminos
que ienen cada WNS 28
4.6
Ven ana Timing Pa h Analyze del diseño ob enido en la in e az g á ica de Genus en el diseño de
una de las implemen aciones del ci cui o pa a la CNN LeNe -5. Se mues a una lis a con odas las
celdas combinacionales que se eco en en el ayec o, se mues a ambién de o ma g á ica dónde
es consumido el iempo 28
4.7
Repo e de po encia gene ado en el diseño de una de las implemen aciones del ci cui o pa a la CNN
LeNe -5 29
A.1
Encabezado del a ículo publicado po F asse e al. en la e is a IEEE T ansac ions on Neu al
Ne wo k and Lea ning Sys ems 43
B.1 Tabla compa a i a con odos los esul ados ob enidos (CIFAR-10 FULL 4 y 8 bi s es imados) 46
D.1 Repo e de á ea gene ado después del p oceso de sín esis 51
D.2 Repo e de po encia gene ado después del p oceso de sín esis 52
D.3 Repo e de iming gene ado después del p oceso de sín esis 53
D.4 Repo e de da apa h gene ado después del p oceso de sín esis 53
D.5 Repo e de comp obación eglas de diseño gene ado después del p oceso de sín esis 54
D.6
Repo e de calidad de esul ados gene ado después del p oceso de sín esis. Es e epo e mues a
un esumen del p oceso comple o con in o mación ela i a a la sín esis y a la misma ejecución del p oceso
55
D.7
Repo e de pue as usadas gene ado después del p oceso de sín esis. Se mues a una lis a de los
disposi i os lógicos incluidos en las lib e ías ísicas del ab ican e así como el núme o de eces que
se ins ancia, el á ea que ocupan y la lib e ía de donde p oceden 56
D.8
Repo e PLE gene ado an es del p oceso de sín esis. Es e in o me p e io mues a in o mación
ela i a a las lib e ías del ab ican e y las capas de me al que se án u ilizadas 57

Índice de Tablas
2.1
Nodos de ab icación de semiconduc o es desde 1971 a 2022 y p e isión pa a el año 2024. Fuen e:
Wikipedia[57] 18
5.1 Tabla de esul ados del modelo “no-op ”: núme o de celdas y á ea 31
5.2 Tabla de esul ados del modelo “no-op ”: e aso máximo de ayec os y po encias 32
5.3 Tabla de esul ados del modelo “op imized”: núme o de celdas y á ea 32
5.4 Tabla de esul ados del modelo “op imized”: e aso máximo de ayec os y po encias 32
5.5 Tabla de esul ados del modelo LeNe -5 con 2 bi s de esolución: núme o de celdas y á ea 32
5.6
Tabla de esul ados del modelo LeNe -5 con 2 bi s de esolución: e aso máximo de ayec os y po encias
32
5.7 Tabla de esul ados del modelo LeNe -5 con 4 bi s de esolución: núme o de celdas y á ea 33
5.8
Tabla de esul ados del modelo LeNe -5 con 4 bi s de esolución: e aso máximo de ayec os y po encias
33
5.9 Tabla de esul ados del modelo CIFAR-10 capa 1 con 4 bi s de esolución: núme o de celdas y á ea 33
5.10
Tabla de esul ados del modelo CIFAR-10 capa 1 con 4 bi s de esolución: e aso máximo de
ayec os y po encias 34
5.11 Tabla de esul ados del modelo CIFAR-10 capa 2 con 4 bi s de esolución: núme o de celdas y á ea 34
5.12
Tabla de esul ados del modelo CIFAR-10 capa 2 con 4 bi s de esolución: e aso máximo de
ayec os y po encias 34
5.13 Tabla de esul ados del modelo CIFAR-10 capa 3 con 4 bi s de esolución: núme o de celdas y á ea 34
5.14
Tabla de esul ados del modelo CIFAR-10 capa 3 con 4 bi s de esolución: e aso máximo de
ayec os y po encias 34
5.15 Tabla de esul ados del modelo CIFAR-10 capa 4 con 4 bi s de esolución: núme o de celdas y á ea 34
5.16
Tabla de esul ados del modelo CIFAR-10 capa 4 con 4 bi s de esolución: e aso máximo de
ayec os y po encias 34
5.17 Tabla de esul ados del modelo CIFAR-10 capa 5 con 4 bi s de esolución: núme o de celdas y á ea 35
5.18
Tabla de esul ados del modelo CIFAR-10 capa 5 con 4 bi s de esolución: e aso máximo de
ayec os y po encias 35
5.19 Tabla de esul ados del modelo CIFAR-10 capa 6 con 4 bi s de esolución: núme o de celdas y á ea 35
5.20
Tabla de esul ados del modelo CIFAR-10 capa 6 con 4 bi s de esolución: e aso máximo de
ayec os y po encias 35
5.21 Tabla de esul ados del modelo CIFAR-10 capa 1 con 8 bi s de esolución: núme o de celdas y á ea 35
5.22
Tabla de esul ados del modelo CIFAR-10 capa 1 con 8 bi s de esolución: e aso máximo de
ayec os y po encias 35
5.23 Tabla de esul ados del modelo CIFAR-10 capa 2 con 8 bi s de esolución: núme o de celdas y á ea 36
5.24
Tabla de esul ados del modelo CIFAR-10 capa 2 con 8 bi s de esolución: e aso máximo de
ayec os y po encias 36
5.25 Tabla de esul ados del modelo CIFAR-10 capa 3 con 8 bi s de esolución: núme o de celdas y á ea 36
5.26
Tabla de esul ados del modelo CIFAR-10 capa 3 con 8 bi s de esolución: e aso máximo de
ayec os y po encias 36
5.27 Tabla de esul ados del modelo CIFAR-10 capa 4 con 8 bi s de esolución: núme o de celdas y á ea 36
5.28
Tabla de esul ados del modelo CIFAR-10 capa 4 con 8 bi s de esolución: e aso máximo de
ayec os y po encias 36
61
62 Índice de Tablas
5.29 Tabla de esul ados del modelo CIFAR-10 capa 5 con 8 bi s de esolución: núme o de celdas y á ea 36
5.30
Tabla de esul ados del modelo CIFAR-10 capa 5 con 8 bi s de esolución: e aso máximo de
ayec os y po encias 37
5.31 Tabla de esul ados del modelo CIFAR-10 capa 6 con 8 bi s de esolución: núme o de celdas y á ea 37
5.32
Tabla de esul ados del modelo CIFAR-10 capa 6 con 8 bi s de esolución: e aso máximo de
ayec os y po encias 37
5.33
Tabla de da os es imados del modelo CIFAR-10 comple o con 4 bi s de esolución: núme o de celdas
y á ea 37
5.34
Tabla de da os es imados del modelo CIFAR-10 comple o con 4 bi s de esolución: e aso máximo
de ayec os y po encias 37
5.35
Tabla de da os es imados del modelo CIFAR-10 comple o con 8 bi s de esolución: núme o de celdas
y á ea 38
5.36
Tabla de da os es imados del modelo CIFAR-10 comple o con 8 bi s de esolución: e aso máximo
de ayec os y po encias 38
Índice de Códigos
4.1 Ejemplo de ins ucciones de lec u a de lib e ías y códigos uen es del diseño 23
4.2 Ins ucción básica pa a la ejecución del p oceso de elabo ación del diseño 23
4.3 Ins ucción pa a ejecución de la inicialización del diseño 23
4.4 Ejemplo de ins ucción pa a ca ga las es icciones de iempo median e un a chi o SDC 24
4.5
Ejemplo de ins ucciones pa a con igu a el es ue zo de sín esis a ni el medio ( ecomendado po el
desa ollado del so wa e) 24
4.6 Ins ucción básica pa a la ejecución de la sín esis gené ica 24
4.7 Ins ucción básica pa a la ejecución de la sín esis de mapeado 25
4.8 Ins ucción básica pa a la ejecución de la sín esis de op imización 25
4.9 Comandos pa a gene a epo es 25
4.10 Opciones de ejecución pa a hace uso de a ias máquinas en pa alelo 30
C.1 Código TCL u ilizado en Genus 47
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Índice al abé ico
A
AI, 1, 2, 4, 7, 10, 31, 59
análisis de esquina, 15
análisis de Mon eca lo, 15
AND, 8, 13, 26
ANN, 2, 3, 7
Applica ion-Speci ic In eg a ed Ci cui , 11
ap endizaje no supe isado, 3
ap endizaje supe isado, 3, 5
A i icial In elligence, 1
A i icial Neu al Ne wo k, 2
ASIC, 11, 26, 41
B
back-end, 10–12, 19, 29, 31, 41
bias, 2
bies ables, 13, 26
bonding, 17
C
Cadence Design Sys ems, 20
CDS, 20–22, 24, 41, 47
CIFAR-10, 5, 30, 38
ci cui o secuencial, 24
CMOS, 15–17
CNN, 4–8, 19–21, 26–30, 32, 33, 38, 41, 60
Complemen a y Me al-Oxide-
Semiconduc o , 15
Compu ación Neu omó ica, 42
Consejo Supe io de In es igaciones Cien-
í icas, 19
Con olu ional Neu al Ne wo k, 4
CSIC, 19
D
dado, 33
dados, 17
da ase , 5–7, 30, 33
Deep Lea ning, 4, 7
Design Rule Checking, 16
DRC, 16
F
an-ou , 13, 16, 26
FC, 5, 19, 20, 27, 30, 33, 35–37, 59, 60
Field-P og ammable Ga e A ay, 7
loo planning, 14, 15, 28
ound ies, 13, 16
FPGA, 7, 23, 42, 43
on -end, 11, 12, 19–21, 23, 29, 41, 43
Fully Connec ed, 5
G
Genus, 22
Genus Syn hesis Solu ion, 21–24, 31, 33,
41
H
Ha dwa e Desc ip ion Language, 11
HDL, 11–13, 22
I
IC, 7, 10–12, 14–19, 21, 24, 41, 42, 60
IMSE, 9, 19, 21, 29, 42, 43
in e encia, 3
Inno us Implemen a ion Sys em, 12, 14, 15,
21
Ins i uo de Mic oelec ónica de Se illa, 9
In eg a ed Ci cui , 7
In ellec ual P ope y, 13
IP, 13, 21
L
layou , 14, 15, 20, 25, 27–30
Layou s Schema ic, 16
LeNe -5, 5, 26–29, 32, 38, 41
LFSR, 9
Linea -Feedback Shi Regis e , 9
LVS, 16
M
Machine Lea ning, 2
módulo, 12
Max-Pooling, 5
mem is o es, 42
misma ching, 15
ML, 2–4, 10, 31
MMMC, 31
MNIST, 5, 6, 59
Modi ied Na ional Ins i u e o S anda ds
and Technology, 5
MP, 5
Mul i-Mode Mul i-Co ne , 31
O
OR, 13, 26
o e i ing, 5
P
pads, 13, 14, 17
PCB, 17
PDK, 12, 13, 15, 19, 22
place and ou e, 14, 15
P in ed Ci cui Boa d, 17
P ocess Design Ki , 12
p omp , 24
R
Rec i ied Linea Uni , 2
Regis e -T ans e Le el, 12
ReLU, 2, 3
Resis i e Random-Access Memo y, 42
RRAM, 42
RTL, 12, 21, 24
S
sín esis, 12–14, 19–21, 28, 45, 51, 55
SC, 8, 19, 31, 32
sc ip ing, 22
SNN, 2, 42
Spiking Neu al Ne wo k, 2
S ochas ic Compu ing, 8
Sys em Ve ilog, 21
T
TCL, 22
TNS, 26
To al Nega i e Slack, 26
U
Uni e sidad de Se illa, 9
US, 9, 19, 42
V
Ve ilog, 11, 21, 23
Ve y La ge-Scale In eg a ion, 7
VHDL, 11, 21, 23
VHSIC Ha dwa e Desc ip ion Language,
11
VLSI, 7, 8, 23, 41, 43
W
WNS, 26, 28, 31, 60
Wo se Nega i e Slack, 26
X
XNOR, 9
69