Análisis de viabilidad de una celda de memoria enmascarable basada en RRAMs para aplicaciones de seguridad

Trabajo de Fin de Máster Máster Universitario en Ingeniería Industrial Análisis de viabilidad de una celda de memoria enmascarable basada en RRAMs para aplicaciones de seguridad MEMORIA Autor: Carlos Xabier Otaño del Prado Director: Daniel Arumí Delgado Co-director: Salvador Manich Bou Convocatoria: Julio 2019 Escola Tècnica Superior d’Enginyeria Industrial de Barcelona Pág. 2 Memoria Pág. 3 Resumen En el año 2008 se fabricó el primer elemento memristivo, constatando lo que en 1971 había postulado teóricamente el ingeniero eléctrico e informático Leon Chua. Desde entonces, se ha investigado exhaustivamente en laboratorios y centros de todo el mundo las posibles aplicaciones de estos nuevos dispositivos en la tecnología actual. Un elemento memristivo o memristor, es un dispositivo electrónico pasivo que, junto con la resistencia, el condensador y la inductancia, forman los cuatro elementos básicos de los circuitos eléctricos. Se pueden implementar físicamente de diversas maneras, experimentando en este proyecto con una de ellas: las RRAMs (Resistive Random Access Memory). El principio de funcionamiento de estos dispositivos, desarrollado en el capítulo 4, consiste en la regeneración y ruptura parcial de un filamento conductor provocando que estos adquieran dos estados resistivos característicos: LRS, del inglés “Low Resistive State” y HRS, del inglés “High Resistive State”. El objetivo principal del proyecto es diseñar y simular una celda de memoria enmascarable de un bit para aplicaciones en seguridad hardware contra ataques invasivos como la ingeniería inversa. Para ello, se ha utilizado la configuración en serie de dos RRAMs que permiten enmascarar un bit mediante un método que se desarrollará en el presente trabajo. Se confirman observaciones realizadas en diferentes publicaciones, y se toman como punto de partida para el análisis de la viabilidad de la celda de memoria enmascarable. En primer lugar, en el capítulo 5, se confirma con las RRAMs aisladas el efecto de la corriente de “compliance” de la operación de escritura de set sobre la ventana que tiene la RRAM entre sus dos estados resistivos (LRS y HRS). En segundo lugar, en el capítulo 6, se trabaja con las RRAMs configuradas en serie, confirmando experimentalmente que conmuta aquella que tiene una resistencia mayor cuando ambas se encuentran en estado resistivo bajo (LRS), y que lo hace durante todos los ciclos de la experimentación. En los capítulos 7 y 8, se realiza una propuesta de circuito de control de la celda de memoria enmascarable y su simulación eléctrica, confirmando los resultados que se esperaban y, por lo tanto, concluyendo que es viable la realización de una celda de memoria enmascarable basada en dispositivos RRAMs en serie. Para terminar, en el capítulo 9, se realiza un estudio económico con los costes, tanto de instrumentación como de recursos humanos, imputados al proyecto de investigación. Pág. 4 Memoria Abstract In 2008 the first memristive element was manufactured, confirming what the electrical and computer engineer Leon Chua had theoretically postulated in 1971. Since then, the possible applications of these new devices in current technology have been exhaustively researched in laboratories and centers all over the world A memristive element or memristor, is a passive electronic device which, together with resistor, capacitor and inductance, form the four basic elements of electrical circuits. They can be physically implemented in several ways, experimenting in this project with one of them: RRAM (Resistive Random Access Memory). The principle of operation of these devices, developed in chapter 4, consists in the regeneration and partial rupture of a conductive filament in order to acquire the two characteristic resistive states: LRS (Low Resistive State) and HRS (High Resistive State). The main goal of the project is to design and simulate a one-bit masking memory cell for hardware security applications against invasive attacks such as reserve engineering. In order to do this, it has been used the serial configuration of two RRAMs, that allow masking a bit using a method that will be developed in this work. Observations made in different publications are confirmed, and are taken as the starting point for the analysis of the viability of the masking memory cell. Firstly, in chapter 5, the isolated RRAM confirm the effect of the compliance current of the set writing operation on the window that the RRAM has between its two resistive states (LRS and HRS). Secondly, in chapter 6, two RRAMs are configured in series, experimentally confirming that switches the one with the highest resistance when both are in LRS, and that it does so during all the cycles of the experimentation. In chapters 7 and 8, a proposal is made for a control circuit of the memory cell and its electrical simulation, confirming the expected results and therefore, concluding that it is feasible to make a masking memory cell based on RRAM devices. To conclude, in chapter 9, an economic study is carried out with the costs attributed to the research project. Pág. 5 Sumario SUMARIO ____________________________________________________ 5 ÍNDICE DE FIGURAS ___________________________________________ 7 ÍNDICE DE TABLAS ___________________________________________ 11 LISTADO DE ACRÓNIMOS _____________________________________ 13 1. PREFACIO ______________________________________________ 15 1.1. Motivación del proyecto ................................................................................ 15 2. INTRODUCCIÓN _________________________________________ 16 3. PLANTEAMIENTO DEL PROBLEMA _________________________ 19 3.1. Modelo de ataque ......................................................................................... 19 3.2. Objetivos del proyecto .................................................................................. 19 4. ELEMENTOS MEMRISTIVOS _______________________________ 20 4.1. Introducción a los elementos memristivos ................................................... 20 4.2. Principio de funcionamiento de los elementos memristivos y física de las RRAMs ......................................................................................................... 21 4.3. Caracterización eléctrica de una RRAM ...................................................... 23 4.4. Aplicaciones de las RRAMs ......................................................................... 25 4.4.1. Memorias ........................................................................................................ 25 4.4.2. Circuitos lógicos .............................................................................................. 25 4.4.3. Computación neuromórfica ............................................................................. 26 4.4.4. Seguridad hardware ........................................................................................ 26 5. EXPERIMENTACIÓN CON RRAMS AISLADAS _________________ 27 5.1. Entorno de trabajo en el laboratorio ............................................................. 27 5.1.1. Fuente de tensión y medida (SMU) ................................................................. 27 5.1.2. Estación de puntas.......................................................................................... 28 5.1.3. Ordenador con el software de programación .................................................. 29 5.1.4. Comunicación USB/GPIB ............................................................................... 29 5.2. Preparación de las RRAMs .......................................................................... 30 5.2.1. Etapa nº1: Forming ......................................................................................... 30 5.2.2. Etapa nº2: Ciclos en continua ......................................................................... 31 5.2.3. Etapa nº3: Ciclos en pulsos ............................................................................ 33 5.3. Modulación de la resistencia en el estado LRS con la corriente de compliance ...................................................................................................................... 35 5.3.1. Doble barrido de la corriente de compliance en la operación de set ............... 35 5.3.2. Barrido ascendente de la Icomps .................................................................... 37 Pág. 6 Memoria 6. EXPERIMENTACIÓN CON RRAMS EN SERIE _________________ 38 6.1. Configuración en serie ................................................................................. 38 7. CONCEPTO DE ENMASCARAMIENTO Y FUNCIONALIDAD DE LA CELDA DE MEMORIA _____________________________________ 46 7.1. Experimento nº1: Forzar la conmutación de una RRAM ............................. 48 7.2. Experimento nº2: Persistencia del dato escrito en la celda de memoria ..... 56 7.3. Parámetros característicos de la celda de memoria .................................... 59 8. CELDA DE MEMORIA ENMASCARABLE DE UN BIT ____________ 60 8.1. Propuesta de circuito de control y dimensionamiento de los transistores ... 60 8.2. Simulación de la celda de memoria ............................................................. 66 9. ESTUDIO ECONÓMICO ____________________________________ 70 9.1. Costes asociados a la instrumentación, licencias del software y componentes del laboratorio .............................................................................................. 70 9.2. Costes asociados a los recursos humanos ................................................. 72 9.3. Coste total del proyecto ............................................................................... 73 CONCLUSIONES _____________________________________________ 75 AGRADECIMIENTOS __________________________________________ 76 BIBLIOGRAFÍA_______________________________________________ 77 Pág. 7 Índice de figuras Figura 1. Clasificación de ataques contra el hardware. Fuente: [4] ...................................... 18 Figura 2. Relación entre los diferentes elementos pasivos de un circuito eléctrico. Fuente: [10] ............................................................................................................................................. 20 Figura 3. Sección esquemática de una RRAM ..................................................................... 22 Figura 4. Oblea proporcionada por el IMB-CNM con la que se ha trabajado en el proyecto. Cada rectángulo que se aprecia en la oblea es un dado, y en ellos se encuentran las RRAMs ............................................................................................................................................. 22 Figura 5. Las RRAMs son la intersección entre los dos PADs, y el número que hay sobre cada una de ellas es el área de intersección que forma la RRAM ................................................ 23 Figura 6. Curva I-V característica ideal de una RRAM. Fuente: [12] .................................... 23 Figura 7. Esquema básico de una RRAM con sus electrodos (TE y BE) ............................. 24 Figura 8. Operación de escritura de set y de reset ............................................................... 24 Figura 9. Conexión de los componentes principales utilizados para realizar los experimentos en el Laboratorio de Investigación De Electrónica nº2 (LIDE II) ........................................... 27 Figura 10. SMUs utilizadas para medir corriente y tensión, y aplicar voltaje durante los experimentos ........................................................................................................................ 27 Figura 11. Estación de puntas, con los posicionadores y cada una de las puntas. Las puntas 1 y 2 se utilizan para una RRAM y las puntas 3 y 4 se utilizan para la otra RRAM .............. 28 Figura 12. Envoltorio metálico y bomba de vacío ................................................................. 29 Figura 13. Comunicación USB/GPIB .................................................................................... 30 Figura 14. Forma de onda de la Vforming aplicada entre los terminales de una RRAM ........... 31 Figura 15. Resultado de la experimentación de la etapa de forming de una RRAM ............ 31 Figura 16. Forma de onda de un ciclo en continua aplicada entre los terminales de una RRAM. Los números son el orden de aplicación de estas rampas y están relacionados con los números de la Figura 17 ...................................................................................................... 32 Figura 17. a) Resultado de la experimentación de 50 ciclos en continua de una RRAM. Las Pág. 8 Memoria rayas verticales en discontinua marcan la VSET y la VRESET en la que se produce la conmutación resistiva. b) 50 ciclos en continua de otra RRAM ................................................................. 32 Figura 18. Forma de onda de un ciclo en pulsos aplicados entre los terminales de una RRAM ............................................................................................................................................. 34 Figura 19. Resistencia equivalente de una RRAM después de aplicar operaciones de set y reset durante 100 ciclos en pulsos ....................................................................................... 34 Figura 20. a) Efecto de Icomps en la ventana de conmutación de una RRAM aislada con un doble barrido de corriente. b) Doble barrido de corriente de Icomps .................................... 36 Figura 21. Barrido creciente de la Icomps (eje x) y se ve como cada vez la ventana de conmutación es mayor debido al efecto que se produce sobre la resistencia en el estado LRS ............................................................................................................................................. 37 Figura 22. Esquema de la disposición de las RRAMs en serie ............................................ 38 Figura 23. Característica I-V realizando 50 ciclos en continua a Rtop y Rbottom por separado 38 Figura 24. 100 ciclos en pulsos a cada RRAM por separado para comprobar que la ventana es suficiente y su comportamiento memristivo es el deseado .............................................. 39 Figura 25. Las operaciones de set y de reset, se realizan colocando las dos RRAMs en serie. Las operaciones de lectura se realizan a cada RRAM por separado ................................... 40 Figura 26. a) Operación de set efectuada sobre las RRAMs en serie. Se puede observar claramente como el valor resistivo en LRS de Rtop es mayor que el de Rbottom. b) Operación de reset efectuada sobre las RRAMs en serie. Rtop conmuta de LRS a HRS mientras que Rbottom se mantiene en el estado LRS ............................................................................................. 41 Figura 27. a) Operación de set efectuada sobre las RRAMs en serie. A diferencia de la Figura 26, la Rbottom presenta un valor resistivo en LRS mayor que la Rtop. b) Operación de reset efectuada sobre las RRAMs en serie. Como ahora es Rbottom quién presenta un valor resistivo en LRS mayor que Rtop, es la que conmuta de la pareja durante todos los ciclos de experimentación ................................................................................................................... 43 Figura 28. Esquema del modelo teórico de las RRAMs en serie cuando se encuentran en el estado LRS .......................................................................................................................... 43 Figura 29. a) Resistencia en LRS de Rtop 1,25 veces mayor que la de Rbottom. b) Resistencia en LRS de Rtop el doble que la de Rbottom. c) Resistencia en LRS de Rtop cuatro veces mayor que la de Rbottom ........................................................................................................................... 44 Pág. 9 Figura 30. Estados posibles de la celda de memoria ........................................................... 46 Figura 31. Escritura, lectura y enmascaramiento de un ‘1’ en la celda de memoria ............. 47 Figura 32. Escritura, lectura y enmascaramiento de un ‘0’ en la celda de memoria ............. 47 Figura 33. Diagrama de flujo del programa realizado en Matlab para realizar el experimento nº1 ........................................................................................................................................ 49 Figura 34. Forma de onda en la operación de escritura de cada RRAM por separado ........ 49 Figura 35. Ciclos en pulsos de cada RRAM por separado. Operación de escritura ............. 50 Figura 36. Operación de lectura (reset) y operación de enmascaramiento (set) que se realiza con los dispositivos en serie ................................................................................................. 50 Figura 37. 100 ciclos en pulsos con las RRAMs conectadas en serie. En la operación de lectura se realiza un pulso de reset en serie, mientras que en la operación de enmascaramiento se realiza un pulso de set en serie .......................................................... 51 Figura 38. Operación de lectura de la celda de memoria. En azul se muestra el valor de Rtop cuando ha sido limitada por IcompsL y en rojo se muestra el valor de Rbottom cuando ha sido limitada por IcompsL ............................................................................................................ 51 Figura 39. a) Operación de lectura de la celda de memoria. b) Operación de enmascaramiento ............................................................................................................................................. 53 Figura 40. Diagrama de flujo del programa realizado en Matlab para realizar el experimento nº2 ........................................................................................................................................ 56 Figura 41. a) 100 ciclos en donde se puede ver la operación de lectura (reset) de las RRAMs en serie. b) 100 ciclos correspondientes a la operación de enmascaramiento (set) de las RRAMs en serie ................................................................................................................... 57 Figura 42. Contabilización del número de ciclos en serie que ha conmutado la RRAM que debería haberlo hecho por cada ciclo de escritura. Si la cifra es cinco, significa que ha conmutado siempre la RRAM que tenía que haberlo hecho, en otro caso significa que ha habido alguno de los ciclos de lectura que ha conmutado la otra RRAM ............................. 58 Figura 43. Circuito de control propuesto para el enmascaramiento, lectura y escritura de las dos RRAMs .......................................................................................................................... 60 Figura 44. Esquemático de la simulación del transistor PMOS EC ....................................... 62 Pág. 16 Memoria 2. Introducción Actualmente, 4388 millones de personas en el mundo tienen acceso a Internet, lo que supone casi un 60% [3] de la población mundial. Es un claro indicador de la alta conectividad que existe y del gran intercambio de información y datos, así como las grandes plataformas que permiten que esta conectividad sea una realidad. Y conectarse a Internet no sólo implica el uso del ordenador portátil o de sobremesa para navegar por la web, si no que estamos rodeados de aparatos electrónicos interconectados. Objetos personales de uso cotidiano como tarjetas de crédito/débito (en dónde se incluyen las nuevas funcionalidades ofrecidas por los teléfonos inteligentes que permiten el pago por móvil), smartphones, smart-watches, transacciones bancarias, información biométrica para el acceso a vehículos etc., u objetos utilizados en las industrias y en las empresas como los sensores, almacenan miles de millones de datos y son enviados y recibidos a través de la red sin que apenas nos demos cuenta. A esta interconexión, el gran volumen de datos y la amplia diversidad de dispositivos interconectados, lo llamamos Internet de las Cosas (del inglés, “Internet of Things”, IoT). Muchos de estos dispositivos contienen información sensible (datos personales, datos bancarios, claves de seguridad o incluso datos médicos personales) que necesitan de una protección especial para la seguridad personal del usuario [4]. Por ello, a día de hoy se trabaja en modelos más sofisticados de encriptación de datos, tanto en seguridad software como en seguridad hardware. No obstante, a pesar de los avances que se han realizado en ambos tipos de seguridad y todas las medidas de protección que se han implantado en multitud de países, el informe realizado por la empresa J.P. Morgan [5] apunta que al menos un 78% de las empresas a nivel mundial fueron objeto de fraude de pago mediante tarjetas de crédito/débito en 2018. Por lo tanto, la seguridad es un tema de actualidad que está en continuo cambio y ha de renovarse tan rápido como lo hagan los hackers que intentan acceder a nuestra información. Cada movimiento realizado en Internet, es registrado en forma de datos en inmensos bancos de información. Y pese a que cada vez las leyes son más estrictas en la protección personal de datos, estas son más difíciles de cumplir para las empresas, que los utilizan con fines lucrativos. Todos los datos que circulan por la red pueden ser comercializados, registrados o utilizados por alguna persona de manera malintencionada. Y no sólo aquellos que circulan por la red, sino también los que son almacenados en memorias de dispositivos electrónicos, los cuales pueden ser utilizados por atacantes si estos tienen acceso físico al dispositivo. Este tipo de ataques al hardware, cuya principal finalidad es la obtención de claves secretas, se pueden clasificar de dos formas [4]. En función de si es necesaria la manipulación o no del dispositivo, se clasifican en: Pág. 17 o Ataques pasivos: son aquellos que no necesitan de la manipulación del dispositivo para obtener información, sino que se utilizan las propiedades físicas del mismo para revelar datos valiosos. Ejemplos de este tipo de ataques son los que observan el tiempo de ejecución o el consumo de potencia. o Ataques activos: son aquellos que manipulan el dispositivo para conseguir un funcionamiento anormal de forma que se pueda obtener información sensible a través de este comportamiento erróneo. Un ejemplo de este tipo de ataque es el cambio en la frecuencia de reloj del dispositivo a través de una señal externa. Por otra parte, en función de si es posible que el atacante pueda acceder físicamente al interior del dispositivo y las conexiones de manera sencilla o no, se clasifican en [6]: o Ataques invasivos: son aquellos que modifican el dispositivo para obtener información. Comienzan retirando el empaquetado para poder acceder directamente a sus pistas y componentes. Una vez conseguido este acceso, se pueden realizar los ataques, por ejemplo, situando una sonda en una pista del circuito. Un ataque invasivo muy utilizado es el de ingeniería inversa, que permite al atacante entender cómo funciona el dispositivo con el fin de aumentar las posibilidades de éxito en el robo de información. o Ataques semi-invasivos: son aquellos que requieren de la retirada del encapsulado del dispositivo para acceder a su superficie, pero no es necesario el contacto eléctrico con sus pistas ni componentes para obtener información. Representan una gran amenaza actualmente ya que son casi tan efectivos como los ataques invasivos, pero su coste es menor, similar al de los ataques no invasivos. Los más utilizados actualmente son los que se basan en el uso de rayos ultravioleta, infrarrojos, escáner laser o imagen térmica. o Ataques no invasivos: son aquellos que no modifican ni manipulan el dispositivo para obtener información y, como consecuencia, no precisan de un instrumental tan costoso como en el caso los ataques invasivos. Dentro de este tipo de ataques, se puede distinguir de dos tipos: o Los ataques activos no invasivos, llamados ataques por inserción de fallos (en inglés, “Fault-injection Attacks”, FA): consisten en la introducción de fallos en el dispositivo durante su operación con el objetivo de que revele la clave secreta. o Los ataques pasivos no invasivos, llamados ataques de canal lateral (en inglés, “Side-Channel Attacks”, SCA): son aquellos que observan el dispositivo en modo de funcionamiento normal (análisis del consumo de potencia, tiempos Pág. 18 Memoria de ejecución, radiación electromagnética…) con el objetivo de desvelar la clave secreta. Figura 1. Clasificación de ataques contra el hardware. Fuente: [4] Los ataques al hardware de un dispositivo han evolucionado con el paso de los años y cada vez son más potentes, representando una amenaza mayor contra la seguridad y privacidad de las personas. Además, no solo ha crecido el número de ataques que se realizan, si no que el número de atacantes también lo ha hecho. Un componente actual clave para la seguridad en el hardware son las PUFs (del inglés, “Physical Unclonable Functions”) [7]. Su funcionamiento se basa en dos principios: en la aleatoriedad física que se produce al fabricar el dispositivo, y en la relación de una serie de pares “desafíos-respuesta” que no solo comprueba que la respuesta al software es correcta, sino que además se puede verificar a través de la PUF, que el hardware que intenta acceder al sistema es el legitimado para ello. Destacan por no requerir de una gran inversión de implementación debido a que el hardware utilizado es sencillo, y consumen menos energía y área de diseño que las EEPROM (del inglés, “Electrically Erasable Programmable Read-Only Memory”) o las SRAM (del inglés, “Static Random Access Memory”). Estas, se utilizan actualmente acompañadas de claves secretas y circuitos que evitan la intrusión de atacantes, sin embargo, son vulnerables a ataques como el FA. A pesar de que las PUFs son utilizadas en el mundo de la seguridad hardware, se muestran vulnerables ante cierto tipo de ataques como C. Helfmeier et al. desarrolla en [8]. Debido a las vulnerabilidades que muestran los sistemas utilizados para la protección de las memorias no volátiles, como los sistemas PUFs, se propone una nueva capa de seguridad hardware contra los ataques por ingeniería inversa, que aumentará el grado de seguridad de la información, ahorrará consumo de potencia y creemos que va a tener una gran proyección futura debido al uso de elementos memristivos emergentes en el mundo de la nanotecnología. Pág. 19 3. Planteamiento del problema 3.1. Modelo de ataque En el capítulo 2 se han definido los diferentes tipos de ataque contra el hardware, aunque este trabajo se centrará en los ataques invasivos, en concreto aquellos que utilizan la ingeniería inversa contra chips de memorias no volátiles. Por ello, se supondrá un modelo de atacante capaz de decapar el chip en donde se encuentre la celda de memoria, y observarla directamente mediante un microscopio electrónico. Además, podrá editar y manipular las conexiones del chip, así como realizar mediciones de la resistencia de las RRAMs (son los elementos memristivos utilizados para la elaboración de la celda de memoria que se explican en detalle en el capítulo 4) por separado y con el dispositivo sin alimentación. Se excluyen a atacantes que sean capaces de medir la resistencia de las celdas de memoria cuando el chip está en estado activo, o de realizar medidas en las que se dé a conocer el valor de resistencia de más de una RRAM simultáneamente, debido a la complejidad de instrumentación requerida. 3.2. Objetivos del proyecto El objetivo principal del trabajo es el análisis del comportamiento de dos RRAMs configuradas en serie y su aplicación para elaborar una celda de memoria enmascarable de un bit. En primer lugar, se comprobará experimentalmente lo que postularon D. Arumí et al. [1] y que se utiliza como principio de realización de la celda de memoria enmascarable. Una vez realizada esta comprobación experimental, se desarrolla el diseño propuesto y la simulación eléctrica de un circuito de control de la celda de memoria para comprobar su correcta funcionalidad. Pág. 20 Memoria 4. Elementos memristivos 4.1. Introducción a los elementos memristivos En 1971, el profesor Leon Chua [9] formuló teóricamente un nuevo elemento eléctrico al que denominó “Memristor”. Este lo definió como cualquier elemento eléctrico pasivo que, por sus características intrínsecas, relacionase la carga eléctrica (𝑞) con el flujo magnético (Φ). Con este marco teórico proporcionado por el profesor L. Chua, expertos de todo el mundo investigaron y desarrollaron modelos de memristores capaces de convertir la teoría en práctica. Así, desde que en 2008 los laboratorios de Hewlett-Packard (HP) consiguieran fabricar el primer ejemplar de memristor [10], se ha puesto un gran interés en la investigación y desarrollo de prototipos e implementaciones de estos elementos. Con la postulación teórica del memristor y su posterior confirmación experimental, se terminó por demostrar lo que los expertos en la materia llamaron “el cuarto elemento”. Todos los elementos de los circuitos eléctricos de carácter pasivo pudieron ser relacionados entre sí mediante ecuaciones matemáticas y físicas. En la Figura 2 se muestra esta relación entre los cuatro elementos pasivos de los circuitos eléctricos: Figura 2. Relación entre los diferentes elementos pasivos de un circuito eléctrico. Fuente: [10] Pág. 21 4.2. Principio de funcionamiento de los elementos memristivos y física de las RRAMs Como se ha explicado anteriormente, los memristores son elementos eléctricos de carácter pasivo con dos terminales o electrodos que relacionan la carga eléctrica (𝑞) con el flujo magnético (Φ) (Ec.1). La variable que relaciona a ambas se denomina memristancia (𝑀(𝑞)), la cual depende de la carga eléctrica que circula o ha circulado por el dispositivo. Esta relación puede ser fácilmente transformada en otra ecuación (Ec. 2), que relaciona la intensidad (𝑖(𝑡)) con el voltaje (𝑣(𝑡)) a través de la misma variable. La memristancia, que tiene ohmios (Ω) como unidad de medida, representa la resistencia que varía de acuerdo con la carga eléctrica que circula o circuló entre los dos terminales del memristor. 𝑀(𝑞)=𝑑Φ 𝑑𝑞 (Ec. 1) 𝑣(𝑡)= 𝑀(𝑞(𝑡)) 𝑖(𝑡) (Ec. 2) Las formas de implementación de elementos memristivos es variada y depende de diferentes factores, como la fabricación o su comportamiento interno. Pese a ello, todas tienen en común algo que les caracteriza como memristores: la conmutación resistiva. Esta consiste en el cambio entre dos o más estados resistivos que pueden adquirir los memristores en función de los estímulos externos que se apliquen [11]. Esta característica ha hecho emerger a un grupo de tecnologías para la realización de memorias no volátiles debido al poder que tienen de “recordar” el estado resistivo en el que se encuentran antes de ser desconectados de la fuente de alimentación. En este contexto, una de las tecnologías más prometedoras para la implementación de memristores es la basada en dispositivos RRAM (“Resistive Random Access Memory”). La mayoría de estos dispositivos se basan en un filamento conductor (en inglés, “Conductive Filament”, CF en adelante), capaz de romperse parcialmente y regenerarse en función de la polaridad del voltaje aplicado entre sus terminales. Esta ruptura parcial y regeneración del CF, hacen posible los dos estados resistivos de la tecnología RRAM utilizados en la elaboración de memorias no volátiles. En este trabajo se ha experimentado con elementos memristivos basados en esta tecnología (a partir de aquí se referirá a estos dispositivos como RRAM). Estos han sido proporcionados por el grupo de investigación ATDF del IMB-CNM, y su estructura física Pág. 22 Memoria es del tipo MIM (Metal-Insulator-Metal) compuesta por TiN/Ti/HfO2/W (Ver Figura 3). Tienen dos terminales o electrodos. El electrodo superior (en inglés, “Top Electrode”, TE en adelante) consiste en una capa de 200nm de grosor de TiN junto con una fina capa de Ti de 10nm de grosor, mientras que el electrodo inferior (en inglés, “Bottom Electrode”, BE en adelante) consiste en una capa con un grosor de 200nm de W. Figura 3. Sección esquemática de una RRAM Las RRAMs utilizadas tienen un comportamiento bipolar, por lo que necesitan una tensión positiva para que se regenere el CF, y una tensión negativa para que el CF se rompa parcialmente. En la Figura 4 se muestra la oblea con la que se ha trabajado y en la Figura 5 las RRAMs utilizadas que hay en cada dado de la misma: Figura 4. Oblea proporcionada por el IMB-CNM con la que se ha trabajado en el proyecto. Cada rectángulo que se aprecia en la oblea es un dado, y en ellos se encuentran las RRAMs Pág. 23 Figura 5. Las RRAMs son la intersección entre los dos PADs, y el número que hay sobre cada una de ellas es el área de intersección que forma la RRAM 4.3. Caracterización eléctrica de una RRAM La palabra memristor proviene de la contracción de las palabras en inglés, “memory” y “resistor”. Por lo tanto, experimentalmente se comportan como resistencias capaces de recordar su estado resistivo cuando no tienen alimentación, como se ha explicado anteriormente. En la Figura 6 se muestra una curva I-V característica ideal de estos dispositivos mediante simulación: Figura 6. Curva I-V característica ideal de una RRAM. Fuente: [12] Los dos estados resistivos no volátiles que caracterizan una RRAM son el estado resistivo alto (en inglés, “High Resistive State”, en adelante HRS) y el estado resistivo bajo (en inglés, “Low Resistive State”, en adelante LRS). El esquema básico de una RRAM se representa en la Figura 7: Pág. 24 Memoria Figura 7. Esquema básico de una RRAM con sus electrodos (TE y BE) El nivel de tensión que se aplique entre sus electrodos, así como su polaridad (positiva o negativa), tendrán un efecto en su estado resistivo. Por ello, se pueden diferenciar tres tipos de operaciones efectuadas sobre las RRAMs: 1. Operación de escritura de la RRAM: cuando la tensión entre TE y BE es positiva, se considera una operación de escritura de “set” y el estado resistivo con el que es configurada la RRAM es el LRS, mientras que, si la tensión aplicada entre estos terminales es negativa, la operación realizada es un “reset” y el estado resistivo final de la RRAM es el HRS. En la Figura 8, se representan estás operaciones. Los niveles de tensión máximos a los que deben ser sometidas, recomendados por el IMB-CNM, son 1,1V para la operación de set, y -1,4V para la operación de reset. Figura 8. Operación de escritura de set y de reset 2. Lectura de la RRAM: se considera aquella operación que se realiza después de una operación de set o de reset, con el objetivo de conocer el estado resistivo (LRS o HRS) de la RRAM. El valor de tensión recomendado por el IMB-CNM para la lectura es de ±0,1V. Con este valor bajo de tensión, se asegura que no se afecta al estado resistivo, por lo que midiendo la corriente que circula entre los terminales y aplicando la Ley de Ohm, se puede obtener el valor de resistencia en los diferentes estados de la RRAM. 3. Operación de “forming”: La RRAM en su estado inicial no tiene formado el CF. Este filamento está constituido por vacantes de oxígeno que generan un camino de baja Pág. 25 resistencia entre sus electrodos. Al comienzo, todas las vacantes de oxígeno se encuentran en el elemento aislante (HfO2) distribuidas de manera uniforme sobre este. Para generar el CF, es necesario aplicar una tensión positiva entre sus electrodos desde 0V hasta una tensión determinada, denominada tensión de forming. Esta operación es similar a la operación de set, pero aplicando un valor de tensión positiva mayor y únicamente se ha de realizar una vez en cada dispositivo al comienzo de la experimentación. Teniendo en cuenta que la tecnología utilizada para fabricar las RRAMs está en fase de desarrollo e investigación, presentan una variabilidad en el valor de resistencia en sus estados resistivos a considerar. Esta variabilidad puede ser espacial cuando se produce entre diferentes dispositivos (en inglés, “device-to-device”), o temporal (en inglés, “cycle-to-cycle”) cuando se produce en un mismo dispositivo en diferentes operaciones de escritura (set/reset). Sobre la variabilidad se ha investigado y publicado diferentes artículos que explican este fenómeno [13] [14]. 4.4. Aplicaciones de las RRAMs Las RRAMs son consideradas como uno de los dispositivos emergentes con mayor proyección de futuro en aplicaciones tanto analógicas como digitales, sobretodo en chips de memoria, circuitos lógicos, redes neuronales y seguridad hardware. Entre sus características más importantes se encuentran, la velocidad de escritura/lectura, el bajo consumo de energía, la no-volatilidad, la escalabilidad y su compatibilidad con procesos de fabricación de tecnología CMOS. 4.4.1. Memorias Actualmente, los chips de memorias no volátiles más conocidos son las Flash. Tienen una velocidad de escritura/lectura relativamente alta, pero con una limitada capacidad de integración en aplicaciones de memoria de gran densidad. La utilidad de las RRAMs en el campo de las memorias no volátiles radica en el fenómeno de la conmutación resistiva. Como se ha visto anteriormente, son dispositivos que se pueden utilizar digitalmente ya que tienen dos estados resistivos (HRS o LRS). Aprovechando estas propiedades, se ha realizado una patente en EEUU [15], en la que se hace una propuesta de una memoria no volátil compuesta por RRAMs distribuidas en diferentes capas. 4.4.2. Circuitos lógicos Las RRAMs permiten la construcción de puertas lógicas mediante su asociación en diferentes configuraciones (antiserie, antiparalelo, etc.), y su aparición ha hecho posible el desarrollo de Pág. 32 Memoria puede ver la forma de onda de la tensión aplicada en esta etapa durante un ciclo de experimentación. Figura 16. Forma de onda de un ciclo en continua aplicada entre los terminales de una RRAM. Los números son el orden de aplicación de estas rampas y están relacionados con los números de la Figura 17 La operación de reset consiste en aplicar una tensión negativa en rampa desde 0V hasta - 1,4V de forma que la RRAM conmuta de estado resistivo de LRS a HRS. Cuando se llega a - 1,4V entonces comienza la rampa de subida desde -1,4V hasta 0V y aquí es donde termina la operación de reset. Durante muy poco tiempo, no se aplica tensión entre los terminales, y a continuación se aumenta la tensión de forma gradual desde 0V hasta 1,1V de manera que la RRAM conmuta de estado resistivo nuevamente de HRS a LRS. Cuando se llega a 1,1V se vuelve a disminuir dicha tensión hasta acabar la operación de set en 0V. Con esto se consigue obtener experimentalmente la curva característica I-V real de una RRAM, como se puede ver en la Figura 17, gráficas a) y b). En estas, la operación de reset está impresa en rojo, mientras que la operación de set lo está en azul. Figura 17. a) Resultado de la experimentación de 50 ciclos en continua de una RRAM. Las rayas verticales en discontinua marcan la VSET y la VRESET en la que se produce la conmutación resistiva. b) 50 ciclos en continua de otra RRAM Pág. 33 Los experimentos realizados, consisten en aplicar 50 ciclos en continua, para ver el comportamiento memristivo de los dispositivos y representar de manera realista la curva característica I-V de una RRAM. En la Figura 17, gráfica a), se aprecia la gran variabilidad que estas presentan cuando están en el estado HRS (parte inferior de las curvas) y la poca que presentan cuando están en el estado LRS (parte superior de las curvas) [21]. Este fenómeno se debe principalmente al CF, que cuando el dispositivo se encuentra en el estado resistivo alto, pequeñas variaciones en la distancia entre el extremo del filamento y el terminal opuesto del dispositivo, provocan grandes variaciones en su resistencia equivalente. A pesar de que es un hecho conocido, no se abarca en este trabajo. También se puede ver en la Figura 17, gráficas a) y b), el cambio brusco (en unas RRAMs más que en otras) de resistencia que se produce en las operaciones de set y de reset. Habitualmente, las RRAMs con las que se ha trabajado tienen una VRESET (es la tensión umbral en la que se produce la conmutación de LRS a HRS) de entre -0,7V y -1,1V. Por otra parte, la VSET de las RRAMs (es decir, la tensión umbral en la que se produce la conmutación de HRS a LRS) es de entre 0,4V y 0,6V. No confundir la VRESET y la VSET que son las tensiones umbrales de conmutación de estado resistivo, con las tensiones aplicadas en las operaciones de reset (normalmente hasta -1,4V) y de set (normalmente hasta 1,1V). Por último, es importante fijarse en la ventana de conmutación de las RRAMs. Esta se define como la diferencia que existe entre el valor de resistencia cuando el dispositivo está en estado de baja resistencia (LRS) y cuando está en estado de alta resistencia (HRS). En los ciclos en continua, la ventana se puede apreciar, por ejemplo en la Figura 17, gráfica a), para un mismo punto de tensión, la diferencia de corriente que es capaz de conducir entre la zona donde pone 1º (en donde se conduce más corriente y por lo tanto la RRAM está en el estado LRS) y la zona donde pone 2º (en donde la corriente que conduce es menor para una misma tensión, y por lo tanto la RRAM está en el estado HRS). Cuanto mayor sea esta ventana, mayor diferencia del valor de resistencia entre los dos estados de la RRAM y, por lo tanto, mejor comportamiento memristivo. 5.2.3. Etapa nº3: Ciclos en pulsos En esta tercera etapa de preparación, se aplican pulsos a la RRAM de forma que un ciclo consiste en realizar una operación de reset y una operación de set, junto con lecturas del valor resistivo. En la operación de reset se aplica un pulso con una tensión de -1,4V y en la operación de set la tensión aplicada es de 1,1V. Los pulsos tienen un ancho de 5ms y las lecturas se realizan entre el reset y el set (y entre el set y el reset) aplicando una tensión de lectura (Vread) de ±0,1V para conocer el valor resistivo de la RRAM después de haberle aplicado un pulso de escritura. En la Figura 18, se muestra la secuencia de pulsos que se realiza en cada uno de los ciclos de experimentación: Pág. 34 Memoria Figura 18. Forma de onda de un ciclo en pulsos aplicados entre los terminales de una RRAM Esta etapa consiste en aplicar 100 ciclos para mostrar de manera adecuada el comportamiento memristivo que tienen estos dispositivos. La lectura de resistencia de la RRAM, se almacena y se procesa para posteriormente realizar una gráfica en donde se pueden ver los dos estados resistivos, lo que permite apreciar rápidamente la ventana de conmutación. En la Figura 19 se muestra un resultado experimental de esta etapa de preparación: Figura 19. Resistencia equivalente de una RRAM después de aplicar operaciones de set y reset durante 100 ciclos en pulsos Los puntos rojos representan la lectura de la resistencia de la RRAM cuando se encuentra en el estado HRS después de aplicar una operación de reset, mientras que los puntos azules representan la lectura de la resistencia de la RRAM cuando se encuentra en el estado LRS después de aplicar una operación de set. Los valores típicos que se han observado de resistencia en ambos estados resistivos son, para el estado HRS, 10kΩ y, para el estado LRS, 200Ω. Al igual que en los ciclos en continua, se observa la gran variabilidad de resistencia ciclo a ciclo que presentan los dispositivos en el estado HRS, en contraposición con la gran uniformidad del valor de resistencia en el LRS. Además, es preciso comentar que la ventana de conmutación resistiva de la RRAM se aprecia de manera mucho más clara cuando se aplican ciclos en pulsos que cuando se realizan ciclos en continua. En el siguiente apartado se explica por qué la ventana de conmutación es una característica tan importante en el desarrollo del presente trabajo. Pág. 35 5.3. Modulación de la resistencia en el estado LRS con la corriente de compliance La ventana de conmutación resistiva de las RRAMs es muy variable y depende, principalmente, de la tecnología con la que han sido desarrolladas. En este trabajo, las ventanas de conmutación de los dispositivos con los que se ha experimentado son de uno o dos órdenes de magnitud. Es importante comentar el papel fundamental que tiene la corriente de compliance que se aplica en la operación de set (“Icomps” en adelante) en el valor de la resistencia de la RRAM en el estado LRS. T. Lee et al. también analizan este efecto sobre las RRAMs [22], ya que no solo es importante a nivel de experimentación y preparación, sino que permite modificar la ventana de una RRAM aumentándola o disminuyéndola en función de la Icomps que se aplique. Para demostrar este efecto de modulación del valor resistivo cuando la RRAM está en el estado LRS a través de la Icomps, se realizan dos experimentos que se explican a continuación. 5.3.1. Doble barrido de la corriente de compliance en la operación de set El primer experimento se basa en realizar 160 ciclos en pulsos aplicando una tensión en la operación de set de 1,1V y una tensión en la operación de reset de -1,4V, y en cada ciclo disminuir la Icomps 50µA, en un rango entre 2mA y 50µA. Cuando se alcanzan los 50µA, se incrementa la Icomps 50µA en cada ciclo, desde 50µA hasta 2mA. En la Figura 20, gráficas a) y b), se muestra el resultado del experimento para dos subidas y dos bajadas de Icomps: Pág. 36 Memoria Figura 20. a) Efecto de Icomps en la ventana de conmutación de una RRAM aislada con un doble barrido de corriente. b) Doble barrido de corriente de Icomps En la Figura 20, gráfica a), se observa la modulación del valor resistivo de la RRAM en el estado LRS (puntos azules) en función del valor de Icomps que se aplique, mientras que en la resistencia en el estado HRS (puntos rojos) no tiene ningún efecto. La resistencia en el estado LRS aumenta si se disminuye la Icomps, mientras que disminuye si se aumenta, por lo que se observa que tiene un efecto significativo en la anchura de la ventana de conmutación. a) b) Pág. 37 5.3.2. Barrido ascendente de la Icomps En la Figura 21 se muestra el resultado de un experimento realizado a otra RRAM, en el cuál se incrementa la Icomps desde 50µA hasta 2mA, aumentándola en cada ciclo 50µA. Figura 21. Barrido creciente de la Icomps (eje x) y se ve como cada vez la ventana de conmutación es mayor debido al efecto que se produce sobre la resistencia en el estado LRS Se representa en el eje Y la lectura del valor de la resistencia de la RRAM en cada ciclo después de una operación de reset (puntos rojos) y de una operación de set (puntos azules), y en el eje X el valor de Icomps. Al principio, la ventana es prácticamente nula (no conmuta) ya que la Icomps es tan pequeña (50µA) que la propia RRAM no cambia su estado resistivo. Conforme se va incrementando la Icomps, el efecto que se presenta sobre la resistencia en el estado LRS es muy notable y la ventana se incrementa hasta que llega tal punto en el que ya no es posible hacerla más grande. Con estos dos experimentos, en donde se observa empíricamente la dependencia que existe entre la resistencia en el estado LRS de una RRAM y el valor de Icomps que se aplica en la operación de set, se fija la base sobre la que se sustentará la celda de memoria enmascarable que se presentará en los capítulos 7 y 8. Pág. 38 Memoria 6. Experimentación con RRAMs en serie 6.1. Configuración en serie La configuración en serie de dos RRAMs consiste en conectarlas de forma que el BE de la RRAM superior (Rtop), esté conectada con el TE de la RRAM inferior (Rbottom). En la Figura 22 se puede observar cómo se conectan las RRAMs en serie: Figura 22. Esquema de la disposición de las RRAMs en serie Para la realización de los experimentos con dos dispositivos en serie, es necesario haber realizado previamente todas las etapas de preparación que se han explicado en el capítulo anterior de ambas RRAMs por separado (forming, ciclos en continua y ciclos en pulsos). Con el forming realizado a Rtop y Rbottom, se realizan 50 ciclos en continua a cada una de ellas y se presentan en la Figura 23: Figura 23. Característica I-V realizando 50 ciclos en continua a Rtop y Rbottom por separado Pág. 39 Una vez que ambas se comportan adecuadamente cuando se aplican 50 ciclos en continua, se procede a aplicar 100 ciclos en pulsos a cada una de las RRAMs por separado con las mismas características que se ha comentado para esta prueba en el capítulo anterior, sin limitación de corriente durante la operación de set. Figura 24. 100 ciclos en pulsos a cada RRAM por separado para comprobar que la ventana es suficiente y su comportamiento memristivo es el deseado Una vez que se ha comprobado que las RRAMs tienen un comportamiento memristivo correcto, se procede a experimentar con estas en serie. La experimentación con los dispositivos en serie consiste en ciclos en donde se aplican pulsos de forma similar a la etapa nº3 de los dispositivos aislados, pero con los dispositivos configurados en serie como en la Figura 22. En la operación de reset en serie se aplica una tensión de -1,4V mientras que en la operación de set en serie se aplica una tensión de 1,1V. Entre el set y el reset (y entre el reset y el set), se hace una lectura por separado del valor resistivo de cada RRAM con una tensión de lectura (Vread) de ±0,1V. Los valores de tensión tanto para lo operación de set en serie como para la de reset en serie son variables, y en ocasiones hay que incrementarlos. En la operación de set se puede incrementar hasta 1,3V y en la operación de reset hasta -1,7V. Este incremento en las tensiones de operación en serie, se debe al divisor resistivo formado por las dos RRAMs, que puede darse el caso de que tengan un valor resistivo semejante, caiga una tensión en las dos parecida y como consecuencia, ninguna de ellas conmute de estado resistivo ya que no se alcanzan las tensiones umbrales (VSET, VRESET) de ninguna de las dos RRAMs. En la Figura 25 se muestran los pulsos que se realizan en los terminales de las RRAMs en serie en un ciclo de experimentación. Pág. 40 Memoria Figura 25. Las operaciones de set y de reset, se realizan colocando las dos RRAMs en serie. Las operaciones de lectura se realizan a cada RRAM por separado Cuando se realiza la lectura del estado resistivo de cada RRAM por separado, el terminal común de las dos RRAMs (V2) se conecta a tierra, mientras que cuando se realiza una operación de set o de reset en serie, V2 se pone flotando (“Floating”) de forma que las dos RRAMs quedan configuradas en serie. En la Figura 26, gráfica a), se muestra el resultado de experimentación para la operación de set en serie. Los puntos azules representan la resistencia de Rtop cuando se le aplica un pulso de lectura después de realizar una operación de set en serie, y los puntos rojos representan la resistencia de Rbottom cuando se le aplica un pulso de lectura después de realizar la misma operación. En la Figura 26, gráfica b), se muestra el resultado de experimentación para la operación de reset en serie. Los puntos azules representan la resistencia de Rtop cuando se le aplica un pulso de lectura después de realizar una operación de reset en serie, y los puntos rojos representan la resistencia de Rbottom cuando se le aplica un pulso de lectura después de realizar la misma operación. Pág. 41 Figura 26. a) Operación de set efectuada sobre las RRAMs en serie. Se puede observar claramente como el valor resistivo en LRS de Rtop es mayor que el de Rbottom. b) Operación de reset efectuada sobre las RRAMs en serie. Rtop conmuta de LRS a HRS mientras que Rbottom se mantiene en el estado LRS La experimentación con dispositivos en serie se llevó a cabo con 25 parejas, de las cuáles 12 dejaron de funcionar durante la experimentación. En el Anexo B se puede encontrar las figuras para las 13 parejas que funcionaron, tanto para la operación de set como para la de reset. Se observa que, en todas las parejas, siempre hay una que conmuta de estado de LRS a HRS cuando se realiza la operación de reset en serie, mientras que la otra se queda en el estado LRS. En la Tabla 1 se indica qué RRAM de la pareja es la que ha conmutado, Rtop o Rbottom, al menos durante 50 ciclos: Pág. 48 Memoria o Caso 2: con la celda de memoria medida por un atacante y sin fuente de alimentación conectada, éste no va a poder realizar ninguna operación sobre las RRAMs, únicamente podrá medir el valor resistivo de cada una por separado. Por lo tanto, si el usuario legitimado realiza el enmascaramiento antes de dejar las RRAMs sin alimentación, lo que el atacante leerá será el valor de la resistencia en el estado LRS y, en consecuencia, no podrá detectar de forma fiable cuál de las dos, si Rtop o Rbottom, es la que va a conmutar en la operación de lectura. El dato estará protegido. El diseño y la viabilidad de la celda de memoria se basa en las observaciones que se han ido verificando a lo largo de este trabajo: o Con dispositivos aislados: existe un efecto directo de la Icomps en la ventana de conmutación de la RRAM, pudiendo incrementar o disminuir el valor de la resistencia de la RRAM en el estado LRS. o Con dispositivos en serie: Durante todos los ciclos de experimentación conmuta la RRAM cuya resistencia es mayor en el estado LRS, indistintamente de si es Rtop o Rbottom. [1] 7.1. Experimento nº1: Forzar la conmutación de una RRAM El objetivo de este experimento es demostrar la capacidad de modular la resistencia de las RRAMs en el estado LRS para forzar la conmutación de una de las dos cuando se configuran en serie. Se establece una variable aleatoria “x” para determinar a cuál de las dos RRAMs afectará la IcompsL y, por consiguiente, la operación de escritura de un ‘1’ o un ‘0’ será aleatoria en cada ciclo. Los dos niveles de compliance diferentes (IcompsL e IcompsH), dan lugar a sendos niveles de resistencia de cada RRAM en el estado LRS: o Nivel de resistencia alto en el estado LRS: cuando se aplica un valor de IcompsL de 500µA. o Nivel de resistencia bajo en el estado LRS: cuando se aplica un valor de IcompsH de 2mA. Los valores de IcompsL e IcompsH son escogidos de manera intuitiva al comienzo del experimento, y posteriormente se van refinando en función de los resultados obtenidos. Esto es un proceso iterativo en donde se busca satisfacer un compromiso entre la igualdad del valor de resistencia en el estado LRS (una de las premisas del concepto de enmascaramiento) y que la RRAM a la que se le ha aplicado la IcompsL sea la que conmute en la operación de lectura. En la Figura 33 se muestra el diagrama de flujo del programa utilizado para hacer el proceso de escritura, lectura y enmascaramiento en cada ciclo de experimentación: Pág. 49 Figura 33. Diagrama de flujo del programa realizado en Matlab para realizar el experimento nº1 Los resultados de una de las parejas ha sido el siguiente. En primer lugar, se muestran los ciclos en pulsos de cada RRAM por separado, es decir, la operación de escritura en la celda que consta de una operación de reset y una operación de set a cada RRAM, poniendo el nodo del medio a tierra, como se puede ver en la Figura 34: Figura 34. Forma de onda en la operación de escritura de cada RRAM por separado Pág. 50 Memoria Figura 35. Ciclos en pulsos de cada RRAM por separado. Operación de escritura En la Figura 35 se puede observar que tanto la Rtop como la Rbottom presentan tres niveles resistivos, dos de ellos marcados con una línea de guiones correspondientes a los dos niveles resistivos en el estado LRS, y el otro en rojo correspondiente al estado HRS. El nivel resistivo más alto del estado LRS corresponde a los ciclos en los que la RRAM ha sido afectada por la IcompsL. El nivel resistivo más bajo del estado LRS, corresponde a los ciclos en los que la RRAM ha sido afectada por la IcompsH, presentando una ventana mayor. Después de cada ciclo de escritura que se realiza a las dos RRAMs por separado, se realiza seguidamente un ciclo en serie y se comprueba que la RRAM que ha conmutado ha sido la afectada por la IcompsL. En la Figura 36 se observa que se realiza, en primer lugar, un reset en serie, que es la operación de lectura de la celda, a continuación se lee el valor resistivo de cada RRAM de forma aislada, después se realiza un set en serie, que es la operación de enmascaramiento, y por último se vuelven a leer los valores resistivos de cada RRAM de forma aislada. En la Figura 37 se muestran los resultados de las lecturas de los valores resistivos de cada RRAM, tanto en la operación de lectura de la celda (operación de reset en serie) como en la operación de enmascaramiento (operación de set en serie): Figura 36. Operación de lectura (reset) y operación de enmascaramiento (set) que se realiza con los dispositivos en serie Pág. 51 Figura 37. 100 ciclos en pulsos con las RRAMs conectadas en serie. En la operación de lectura se realiza un pulso de reset en serie, mientras que en la operación de enmascaramiento se realiza un pulso de set en serie En la operación de lectura, se observa que la RRAM que conmuta cambia de forma aleatoria según el valor de la variable: “x<0,5” (conmuta Rtop) o “x>0,5” (conmuta Rbottom). En la Figura 38, se presentan estos datos de manera más visual. Cada punto azul representa un ciclo en el que Rtop está en el estado HRS cuando ha sido afectada por la IcompsL respecto a Rbottom que mantiene el estado LRS, y cada punto de color rojo representa un ciclo en el que Rbottom está en el estado HRS cuando ha sido afectada por IcompsL respecto a Rtop que se queda en su estado LRS. Los puntos azules son los ciclos en los que se ha escrito un ‘1’ en la operación de escritura, y los puntos rojos representan los ciclos en los que se ha escrito un ‘0’ en la operación de escritura. Por tanto, las lecturas de la celda son correctas si todos los puntos azules se encuentran en el cuadrante superior izquierdo y todos los puntos rojos en el cuadrante inferior derecho. Por ejemplo, si alguno de los puntos azules se encuentra en la nube de puntos rojos, significa que se había escrito un ‘1’ y sin embargo se ha leído un ‘0’, y viceversa. Figura 38. Operación de lectura de la celda de memoria. En azul se muestra el valor de Rtop cuando ha sido limitada por IcompsL y en rojo se muestra el valor de Rbottom cuando ha sido limitada por IcompsL Se considera que el porcentaje de escritura y lectura es correcto al 100% si todos los puntos azules y rojos están juntos respectivamente. El porcentaje de escrituras y lecturas correctas para esta pareja de RRAMs es del 97%. La Tabla 2 muestra los resultados obtenidos para Pág. 52 Memoria siete parejas de RRAMs a las que se ha aplicado el mismo proceso de escritura, lectura y enmascaramiento con sus respectivos porcentajes de lecturas correctas. En el Anexo C se pueden ver las figuras con la operación de lectura de cada pareja. Pareja nº Nº de lecturas correctas Nº de lecturas incorrectas Porcentaje de lecturas correctas 1 98 2 98% 2 100 0 100% 3 97 3 97% 4 98 2 98% 5 98 2 98% 6 100 0 100% 7 100 0 100% Tabla 2. Parejas de RRAMs a las que se ha forzado la conmutación de una de ellas y el porcentaje de lecturas correctas Los resultados obtenidos demuestran que existe un mínimo riesgo de fallos en la operación de escritura y lectura de la celda de memoria. La relación entre la IcompsL (500µA) y la IcompsH (2mA), se varía durante los experimentos para encontrar una relación óptima que permita realizar un buen enmascaramiento y a su vez, conseguir un porcentaje alto de escrituras y lecturas correctas. Después de múltiples experimentos, se observa que las de corrientes de compliance óptimas son 250 µA para IcompsL y 1mA para IcompsH, ya que dan lugar a un enmascaramiento de las resistencias en el estado LRS notablemente mejor. En la Figura 39, gráficas a) y b), se representan las operaciones de lectura y enmascaramiento para una nueva pareja: Pág. 53 Figura 39. a) Operación de lectura de la celda de memoria. b) Operación de enmascaramiento Se observa como en la operación de enmascaramiento de las RRAMs (Figura 39, gráfica b)), aparece una nube de puntos azules y rojos superpuestos, que indica que ambas RRAMs tienen un valor muy similar de resistencia en el estado LRS. Esto es un ejemplo de buen enmascaramiento muy difícil de revertir por un atacante. Con la nueva relación de corrientes entre la IcompsL (250 µA) y la IcompsH (1mA), se realiza un nuevo experimento para otra pareja configurada en serie. En él, se demuestra que las RRAMs no son afectadas por el sentido del barrido, es decir, si la IcompsL se incrementa o se disminuye en la experimentación, ya que la tasa de fallos no depende de esta limitación como se puede ver en la Tabla 3. Para llevar a cabo este experimento, se realizan dos vueltas. En la primera vuelta, se incrementa la IcompsL desde 125µA hasta 1mA. Cuando se llega a este punto, comienza la segunda vuelta, en la que se disminuye la IcompsL desde 1mA hasta 125µA. La IcompsH durante todo el experimento se mantiene en 1mA. La tasa de fallos se realiza contabilizando los puntos azules y/o rojos que no están con los de su color, que es cuando ha habido un error en la escritura y posterior lectura. En la Tabla 3 se pueden ver los resultados obtenidos: b) a) Pág. 54 Memoria Icomps L (µA) Resultado 1ª vuelta Resultado 2ª vuelta Tasa de fallos 1ª 2ª 125 0% 1% 250 3% 0% 500 0% 1% Pág. 55 750 2% 5% 1000 50 % 60 % Tabla 3. Resultados de la experimentación con RRAMs en serie aplicando una operación de lectura y realizando un barrido de la IcompsL primero ascendente, y luego descendente Se puede observar que la tasa de fallos puede ser mayor o menor, independientemente de si es en la 1ª o en la 2ª vuelta, por lo que no afecta el sentido del barrido de IcompsL en la tasa de fallos de escritura y lectura de la celda. En el último caso específico en el que IcompsL es igual a la IcompsH (1mA), y por lo tanto no se limita ninguna de las dos RRAMs de la pareja, el factor determinante para que conmute una u otra es la tensión de operación de reset en serie que se aplica. En la primera vuelta se aplica una tensión de operación de reset de -1,4V que es insuficiente para que conmute cualquiera de las dos como se ve en la imagen de la Tabla 3 (tanto Rtop como Rbottom están en LRS). Sin embargo, en la segunda vuelta únicamente para este caso, se aplica una tensión de reset de -1,7V y se puede apreciar como mayoritariamente la RRAM que conmuta es Rbottom. Esto se debe a que Rbottom tiene una resistencia en el estado LRS mayor y, por lo tanto, es la que tiende a conmutar cuando no se limita la Icomps a ninguna de las dos. Pág. 56 Memoria 7.2. Experimento nº2: Persistencia del dato escrito en la celda de memoria Una vez que se ha demostrado que es posible forzar la conmutación de una RRAM limitando la Icomps en la operación de escritura, se realiza un nuevo experimento con las RRAMs en serie para validar que este efecto es persistente durante varios ciclos. De esta forma, se pretende demostrar que las RRAMs pueden servir como celdas de memorias no volátiles seguras. El experimento empieza, como en el caso anterior, realizando una operación de escritura a cada RRAM por separado mediante una operación de reset y de set independientes, en las que se impone a una de ellas, en la operación de set, la IcompsL. Seguidamente se aplican cinco ciclos de lectura (operación de reset en serie) y enmascaramiento (operación de set en serie). En la Figura 40Figura 40 se presenta el diagrama de flujo del programa realizado, que es similar al utilizado en el apartado anterior, aunque ahora se incluyen los cinco ciclos en serie de lectura y enmascaramiento por cada ciclo de escritura: Figura 40. Diagrama de flujo del programa realizado en Matlab para realizar el experimento nº2 Pág. 57 En la Figura 41, gráficas a) y b),Figura 41 se muestran los resultados para la operación de reset y de set de una pareja de RRAMs en serie al aplicar este experimento: Figura 41. a) 100 ciclos en donde se puede ver la operación de lectura (reset) de las RRAMs en serie. b) 100 ciclos correspondientes a la operación de enmascaramiento (set) de las RRAMs en serie En la Figura 41, gráfica a), se muestra la operación de lectura de la celda de memoria. En el eje X, se representan los ciclos de escritura que se han realizado de manera aislada a cada RRAM, que en el experimento son 100. En el eje Y se representa el valor resistivo de Rtop (en azul) y el de Rbottom (en rojo). Por cada ciclo de escritura, se puede ver que hay 10 puntos: 5 puntos de color azul correspondientes a Rtop y 5 puntos de color rojo correspondientes a Rbottom. Por ejemplo, en el ciclo de escritura 1, Rtop tiene un valor resistivo bajo durante los cinco ciclos de lectura y Rbottom tiene un valor resistivo alto, y así durante los 100 ciclos de escritura y sus posteriores cinco ciclos de lectura. En la Figura 41, gráfica b), ocurre lo mismo pero con la operación de enmascaramiento. En el eje X se representan los ciclos de escritura y en el eje Y los valores resistivos de Rtop y Rbottom. En este caso, se aprecia como cada vez que se realiza un enmascaramiento, Rtop y Rbottom adquieren un estado resistivo bajo con un valor muy similar durante los cinco ciclos de enmascaramiento que se realizan tras la operación de lectura. a) b) Pág. 64 Memoria A continuación, se procede al dimensionamiento del transistor NMOS TA. Para ello se realiza un análisis paramétrico que tiene por objetivo determinar el ancho de canal del transistor NMOS para que circule la corriente que se desea, en este caso IcompsL. Se simula un circuito utilizando el PMOS dimensionado previamente y un NMOS con un ancho de canal (w) variable. Por lo tanto, mediante un análisis en barrido DC, en la Figura 49 se representa, en el eje Y, la intensidad que circula por el NMOS y, en el eje X, los diferentes anchos de canal desde el mínimo (w=0,130µm) hasta un ancho de 2µm. Como TA es el transistor que limita la corriente a IcompsL, su ancho deberá ser menor que el de TB. En concreto, si la relación de corrientes entre la IcompsH y la IcompsL es cuatro, el transistor TB deberá conducir tres veces más corriente que el TA, de modo que cuando ambos estén en funcionamiento la corriente que circule por la RRAM sea IcompsH. Se utiliza una resistencia con un valor de 500Ω para simular el nivel de resistencia alto de la RRAM en el estado LRS, por lo que la corriente que pasará por el transistor será IcompsL (250µA). En la Figura 48 se muestra el esquema de la simulación y en la Figura 49 la representación de la corriente que circula por el transistor NMOS en función del ancho de canal del transistor: Figura 48. Esquema del circuito de simulación utilizando el PMOS dimensionado anteriormente y en función del cual se dimensiona el transistor TA Pág. 65 Figura 49. Representación de la corriente que circula por el transistor en función del ancho de canal El ancho de canal (w) para que conduzca 250µA es de 0,201µm lo que supone un transistor 1,5 veces más grande que el de canal mínimo. Como los transistores se fabrican con anchos de canal múltiplos del mínimo, se escoge un transistor con un ancho de canal de 0,260µm. Con este ancho de canal, la IcompsL obtendrá un valor de 315 µA. El transistor TB se dimensiona para que sea capaz de conducir una corriente tres veces mayor que el TA de forma que con ambos dos se sume el valor de IcompsH. La corriente que debe circular por la RRAM para que se cumpla la relación entre la IcompsL y la IcompsH de cuatro, debe ser de 1260µA (4 x 315µA). En la simulación se observa que el ancho de canal debe que tener TB para que conduzca 945µA (3 x 315 µA) es de 0,933µm, pero como debe ser múltiplo del ancho de canal mínimo, se selecciona el de 0,910µm que tiene una capacidad de corriente de 927µA. Por lo tanto, la relación real que se obtendrá será: o 𝐼𝑐𝑜𝑚𝑝𝑠𝐿 (𝑇𝐴) = 315µA o 𝐼𝑐𝑜𝑚𝑠𝑝𝐻 (𝑇𝐴+ 𝑇𝐵) = 315µA +927µA =1242µA o 𝐼𝑐𝑜𝑚𝑝𝑠𝐻 𝐼𝑐𝑜𝑚𝑝𝑠𝐿 ⁄ = 3,94 La corriente que circula por la RRAM aislada cuando se encuentra en el estado HRS es muy baja, y en este caso tan solo entran en juego los transistores EAB y TC. El transistor EAB es un PMOS dimensionado igual que el transistor EC ya que ambos soportan los mismos niveles de corriente en el estado LRS (que es cuando mayor corriente circula). El transistor TC es un NMOS que se dimensionará 200 veces mayor que el transistor TB, teniendo un ancho de canal de 26µm ya que no debe limitar la corriente y, realizando diferentes simulaciones, se observa que este valor es el óptimo para realizar operaciones de reset tanto de forma independiente Pág. 66 Memoria a cada RRAM como en serie. Los transistores PMOS, S1 y S2, se dimensionan con un ancho de canal de 63,18µm y los NMOS, S3 y S4, con un ancho de canal de 26µm. Estos cuatro transistores se dimensionan de forma iterativa. Se fue incrementando el ancho de canal tanto de los transistores PMOS como de los NMOS para que actuasen de forma correcta como bypass. Al final, se optó por dimensionar a S1 y S2 con el mismo tamaño que el resto de PMOS del circuito (EC y EAB) y a S3 y S4 como el NMOS TC. Estos valores pueden variar en función de los niveles de corriente que se impongan en el circuito y del valor resistivo de las RRAMs. Estos anchos de canal tan grandes se deben a que la tecnología actual utilizada para la fabricación de RRAMs no está madura, y los valores resistivos no tienen la magnitud que se desearía. Cuanto más grande sean estos valores tanto para el estado HRS como para el LRS, menor será la corriente que circulará por el circuito de control de la celda de memoria y, por lo tanto, menor será el área ocupada por los transistores empleados. 8.2. Simulación de la celda de memoria En la Figura 50 se muestra el circuito diseñado con los transistores dimensionados y las RRAMs en el entorno de simulación Cadence: Figura 50. Esquemático del circuito de control propuesto para la lectura, escritura y enmascaramiento de las RRAMs en el entorno de simulación Cadence Antes de realizar la simulación del circuito de control y comprobar que las operaciones de escritura, lectura y enmascaramiento funcionan correctamente, se realiza la simulación eléctrica del modelo en VerilogA de la RRAM proporcionado por la Universidad de Granada [23]. De este modelo, se han cambiado determinados parámetros para que su Pág. 67 comportamiento en simulación se asemeje los más posible a las RRAMs con las que se ha experimentado. Se ha cambiado la longitud del gap y el radio del CF, para actuar sobre los valores resistivos que la RRAM presenta en los estados LRS y HRS. Los parámetros finales del modelo son los siguientes: o 𝑔𝑎𝑝𝑚𝑖𝑛 = 2,5 𝑥 10−10 𝑚 o 𝑔𝑎𝑝𝑚𝑎𝑥 = 3 𝑥 10−9 𝑚 o 𝑅𝐶𝐹𝑚𝑖𝑛 = 4,5 𝑥 10−9 𝑚 o 𝑅𝐶𝐹 𝑚𝑎𝑥 = 5,5 𝑥 10−9 𝑚 En la Figura 51 se puede observar la curva característica de la RRAM: Figura 51. Curva característica I-V de las RRAMs utilizadas en la simulación Por lo tanto, las características que definen a esta RRAM en simulación son los siguientes: o Resistencia en el estado HRS ≈ 10kΩ o Resistencia en el estado LRS ≈ 200Ω o VRESET ≈ -700 mV o VSET ≈ 400 mV En la simulación del circuito de control propuesto para controlar la celda de memoria, se ha realizado el siguiente proceso para escribir un ‘1’ o un ‘0’, leerlo y enmascarar el dato: o Simulación nº1 (Figura 52): Se ha escrito un ‘1’ en la celda memoria. Para ello, se ha realizado en primer lugar una operación de escritura formada por un reset y un set independientes, en donde se ha aplicado la IcompsL en la R1 y la IcompsH en la R2. Después se realiza la operación de lectura aplicando una tensión de reset en serie y, por último, se vuelve a enmascarar la celda de memoria aplicando una tensión de set en serie para dejar las dos RRAMs en el estado LRS. Pág. 68 Memoria Figura 52. Forma de onda de la simulación de la escritura, lectura y enmascaramiento de un ‘1’ Se observa que al hacer un set de R1 y un set de R2 de manera independiente, el valor resistivo de R1 es mayor (1kΩ de R1 frente a 200Ω de R2) ya que se ha aplicado la IcompsL y, por lo tanto, en la operación de lectura de la celda es la que conmuta. A continuación, al realizar una operación de enmascaramiento, realizando un set en serie, las dos RRAMs vuelven al estado LRS con una resistencia muy semejante. Por lo tanto, la escritura de un ‘1’, la lectura, y el posterior enmascaramiento son correctos. o Simulación nº2 (Figura 53): Se ha escrito un ‘0’ en la celda memoria. Para ello, se ha realizado en primer lugar una operación de escritura formada por un reset y un set independientes, aplicando la IcompsL en la R2 y la IcompsH en la R1. A continuación, se realiza la operación de lectura aplicando una tensión de reset en serie y, por último, se vuelve a enmascarar la celda de memoria aplicando una tensión de set en serie para volver las dos RRAMs al estado LRS. Pág. 69 Figura 53. Forma de onda de la simulación de la escritura, lectura y enmascaramiento de un ‘0’ De forma semejante a la escritura de un ‘1’, al escribir un ‘0’ en la celda de memoria se observa que el valor resistivo de R2 es mayor (1kΩ de R1 frente a 200Ω de R2) después de realizar un set independiente a las RRAMs, y por lo tanto en la lectura de la celda, al realizar un reset en serie, es la que conmuta. Por ello, la escritura de un ‘0’, la lectura, y el posterior enmascaramiento son correctos. Se aprecia que en la Figura 52 y en la Figura 53, la celda de memoria sigue el comportamiento esperado para almacenar un ‘1’ o un ‘0’, y por lo tanto el circuito realizado es válido para controlar las RRAMs en serie como celda de memoria enmascarable. A pesar de que los valores resistivos en LRS son un poco mayores a los esperados, esto se debe a que los transistores que forman el circuito no son ideales y además se han sobredimensionado, de forma que es lógico que las resistencias varíen. Por lo tanto, se considera que el dimensionamiento de los transistores para estos valores resistivos de las RRAMs es correcto, y, como se puede observar mediante las simulaciones eléctricas del circuito, el comportamiento es el esperado. Pág. 70 Memoria 9. Estudio económico El estudio económico del proyecto realizado en el grupo de investigación QinE, tiene en consideración los costes asociados a la instrumentación utilizada en el laboratorio, así como los programas de software y todos los componentes empleados. Incluye también los recursos humanos requeridos en el proyecto. 9.1. Costes asociados a la instrumentación, licencias del software y componentes del laboratorio La instrumentación utilizada en el laboratorio durante el proyecto ha sido la siguiente: o Dos SMUs. o Ordenador para controlar las SMUs. o Estación de puntas. o Posicionadores de las puntas. o Armario metálico. o Mesa antivibratoria. o Bomba de vacío. o Compresor. A pesar de que estos instrumentos se han utilizado durante los meses de duración del proyecto, se ha hecho el cómputo únicamente la parte proporcional asociada a este tiempo de uso. Además, debido a que la estación de puntas se utiliza desde hace más de 15 años, se considera que está totalmente amortizada y no supone un coste para el cómputo global. Respecto al software utilizado, se ha hecho uso de la licencia académica de MatLab en su versión R2018b y la licencia de uso profesional de Cadence Virtuoso. Los componentes utilizados durante el proyecto han sido los siguientes: o Oblea en donde se encuentran las RRAMs utilizadas para la realización de las pruebas experimentales. Se ha utilizado la mitad de una oblea entera, y de esta mitad se considera que se ha hecho uso del 10% de las RRAMs que hay. Por lo tanto, si en media oblea hay aproximadamente 4100 RRAMs, se han utilizado 410 RRAMs durante el proyecto. o Cables y adaptador GPIB-USB que permiten la interconexión de los diferentes instrumentos. Pág. 71 En la Tabla 5 se encuentra el desglose del coste asociado a estos conceptos: Coste de la instrumentación, licencias de software y componentes Concepto Coste unitario (€) Unidades empleadas Periodo de uso (meses) Periodo de depreciación (meses) Importe (€) SMU 12000 2 3,5 120 700 Ordenador 2000 1 5 60 166,67 Estación de puntas 10000 1 3,5 Amortizada 0 Armario metálico 1636 1 3,5 180 31,81 Posicionadores de las puntas 1000 4 3,5 120 116,67 Mesa antivibratoria 4700 1 3,5 120 137,08 Bomba de vacío 650 1 3,5 60 37,92 Compresor 200 1 3,5 60 11,67 Licencia de MatLab 500 1 3,5 12 145,83 Licencia de Cadence 600 1 2 12 100 RRAMs utilizadas 0,25 410 N/A N/A 102,5 Cables y adaptador GPIBUSB 693,33 1 3,5 60 40,44 Subtotal (€) 1590,59 Tabla 5. Costes asociados a la instrumentación, software y componentes utilizados Pág. 72 Memoria 9.2. Costes asociados a los recursos humanos Respecto a los costes asociados a los Recursos Humanos en este trabajo, se ha contabilizado tanto los costes del estudiante como de los tutores implicados, en aspectos de orientación y asesoría de los profesores al estudiante. Se ha realizado el estudio separando las labores que han sido realizadas por el estudiante y por el profesorado, considerando que un ingeniero junior cobra 25€/h, y un ingeniero senior cobra 60€/h. En total, se han realizado 900 horas repartidas entre los 5 meses de duración del proyecto. En la Tabla 6 se encuentra el desglose del coste asociado a los recursos humanos: Costes asociados a los recursos humanos Concepto Horas Importe Ingeniero Junior – 25€/h (€) Importe Ingeniero Senior – 60€/h (€) Estudio del estado del arte 80 2.000 - Formación en el instrumental y equipos de medida 10 250 - Experimentaciones con RRAMs aisladas 200 5.000 - Experimentación con RRAMs en serie 200 5.000 - Diseño de la celda de memoria enmascarable 150 3.750 - Documentación de resultados 40 1.000 - Redacción de la memoria 120 3.000 - Tutorías del profesorado al estudiante 50 - 3.000 Dirección del proyecto (2 directores) 50 - 3.000 Subtotal parcial (€) 20.000 6.000 Subtotal (€) 26.000 Tabla 6. Costes asociados a los recursos humanos requeridos en el proyecto Pág. 73 9.3. Coste total del proyecto Se contabilizan de forma aproximada los costes indirectos que se imputan al proyecto que ha tenido lugar en el Departamento de Electrónica de la UPC. Se aplica un 17,7% a la suma de los costes de instrumentación, licencias del software y componentes, y al coste de los recursos humanos. En la Tabla 7 se recogen todos los costes asociados al proyecto: Coste total del proyecto Concepto Importe (€) Costes de instrumentación, licencias del software y componentes 1.590,59 Costes de recursos humanos 26.000 Costes indirectos (17,7%) 4.883,53 Total (€) 32.474,12 Tabla 7. Coste total del proyecto