Sigma Delta frequency synthesizer for DVB-SH

No fue la montaña lo que conquistamos, sino a nosotros mismos. Sir Edmund Hillary. Agradecimientos Si le soy sincero, realizar esta sección ha sido un auténtico desafío. No crea que por falta de personas a las que agradecer el apoyo dado en este trabajo de tesis, sino por todo lo contrario: temo dejarme a alguien en el tintero. Por tanto, pido disculpas de antemano por si alguien cree que debiera estar incluido en este reconocimiento. Sólo le pido que si no es mencionado, no crea que haya sido por acritud, sino por un cerril olvido. Me gustaría comenzar agradeciendo a mis tutores Javier, Sunil y Antonio la confianza depositada en mí ante una tarea de tal envergadura. Sin el apoyo y orientación de ellos, nunca podría haber recalado en buen puerto este barco. Espero que la culminación del trabajo haya estado a la altura de las expectativas creadas inicialmente. Del mismo modo me gustaría agradecer al Cabildo de Gran Canaria su programa de investigación destinado a la formación de futuros doctores, como es mi caso, al ser beneficiario de su mecenazgo. Espero que este trabajo sea plasmado en un proyecto de aplicación real y que esta nuestra isla, pueda beneficiarse de la impronta y conocimientos generados por esta tesis. No puedo olvidar a mis compañeros de las Universidades de Sevilla y San Sebastián, que fueron una pieza clave en la consecución del proyecto asociado a esta tesis. Su experiencia y background en el desarrollo electrónico arrojó luz en aquellos puntos negros con los cuales me encontré en el transcurso de este trabajo. Del mismo modo, también agradezco a mis compañeros de laboratorio y a mis alumnos de proyecto el camino que hemos compartido durante estos años en este Instituto de Investigación. Dicho Instituto de Investigación (IUMA), del cual me siento un orgulloso miembro, me ha permitido durante toda mi trayectoria investigadora plasmar mi trabajo cediéndome instalaciones, equipos y documentación, material gracias al cual se consolidaron los cimientos de mi carrera. Sería una total desconsideración no mencionar a mi familia, incluyendo a mis amigos, no sólo por su apoyo, sino por hacer que no olvidase otros aspectos importantes de la vida, y como acompasarlos con el trabajo. Llegados a este punto creo que no olvido a nadie, aunque tengo la sensación de que me dejo a alguien fundamental. Ahora recuerdo, me olvidaba de usted. Si, amigo mío, es a usted a quien dirijo mis últimos agradecimientos. Sin usted, sin su escudriñante lectura de este trabajo o sin su crítica evaluación, este documento no tendría sentido. Este pliego sólo cobra vida cuando usted lo disecciona con el bisturí de la razón. Sinceramente, gracias. Outline of the Research The main objective of this work is the design of a Sigma Delta Synthesizer for DVB-SH, with a low cost technology (UMC 90 nm). This thesis is composed by nine chapters, which are briefly outlined in this section. Chapter 1 introduces the reader to DVB-SH standard and outlines the research objectives. After getting an insight into the research context, Chapter 2 shows the optimum synthesizer architecture for the standard. The design of the VCO (Voltage Controlled Oscillator) is presented in Chapter 3. In this section, new techniques for the reduction of the phase noise are shown. Also the chapter presents the measurements of the circuit. Chapter 4 is devoted to the design of a fast divider by two and a programmable divider. The fast divider is designed replacing the typical CML latch clocking network by a single clock transistor pair. The circuit is integrated with the VCO, showing the measurement results. On the other hand, the programmable divider is designed using high level design tools, from a RTL description. In Chapter 5 an implementation of a Sigma Delta Modulator is presented, which is used in the fractional architecture of the synthesizer. Several design techniques are used, like the gm/I D methodology. This technique shows low power consumption. Also the measurements of a Sigma Delta Modulator based on biquad filter are shown in this section. Chapter 6 shows the design of a phase frequency detector and a charge pump. As in the previous blocks, optimization techniques are given. The main optimization technique is the reduction of the Dead Zone of the detector, in order to reduce the phase noise at the output of the synthesizer. Chapter 7 illustrates the implementation of the Synthesizer Loop Filter using optimized methods, like the technique developed by Fujitsu [FUJI02]. Chapter 8 presents several simulations of the whole system with the circuits designed in the previous chapters. The simulations show the stability, the phase noise and the transient response of the synthesizer. Finally, Chapter 9 gives several conclusions and future research lines. Índice ~ VII ~ Índice de Figuras Figura 1.1. Redes de Distribución de DVB, con componentes satelital, cableada y de distribución convencional terrestre a través de antenas repetidoras. .............. 3 Figura 1.2. Redes de Distribución de DVB-H. ...................................................................... 4 Figura 1.3. Sistema de transmisión DVB-SH. ........................................................................ 7 Figura 1.4. Transmisión Unisatelital vs Transmisión Multisatelital. .................................... 8 Figura 1.5. Rango de frecuencias. ........................................................................................... 10 Figura 1.6. Arquitectura de Conversión Directa (Zero-IF). ................................................. 11 Figura 1.7. Sintetizador Fraccional Sigma Delta. ................................................................. 12 Figura 2.1 Ruido de fase asociado a un Oscilador. ............................................................. 16 Figura 2.2 Sintetizador básico basado en PLL. ................................................................... 19 Figura 2.3 Sintetizador con divisor programable. ............................................................... 21 Figura 2.4 Sintetizador con divisores fijo y programable. ................................................. 22 Figura 2.5 Sintetizador de frecuencia con divisor de doble módulo. ............................... 24 Figura 2.6 Sintetizador de frecuencia con divisor de doble módulo controlado por un modulador SD. ...................................................................................................... 25 Figura 2.7 Sintetizador Fraccional Sigma Delta. ................................................................. 26 Figura 3.1. Flujo de diseño del VCO. .................................................................................... 31 Figura 3.2. Oscilador LC sintonizado visto como un circuito realimentado (a), estructura básica de realimentación (b). ............................................................. 33 Figura 3.3. Esquema simplificado del VCO (a), y configuración para el cálculo de la resistencia negativa (b). ........................................................................................ 34 Figura 3.4. Modelo en pequeña señal para el transistor MOS. ......................................... 35 Figura 3.5. Circuito en pequeña señal para el cálculo de la resistencia negativa del par cruzado. .................................................................................................................. 36 Figura 3.6. VCO con red de realimentación de corriente. .................................................. 37 Figura 3.7. Configuración del tanque utilizada. .................................................................... 38 Sigma-Delta Frequency Synthesizer for DVB-SH ~ VIII ~ Figura 3.8. Gestor de bobinas de la tecnología UMC 90 nm. ........................................... 40 Figura 3.9. Layout de la bobina generada. ............................................................................ 41 Figura 3.10. Esquemático final del VCO. ............................................................................... 43 Figura 3.11. Layout del VCO diseñado. .................................................................................. 45 Figura 3.12. Detalle del layout del VCO. .................................................................................. 46 Figura 3.13. Solución a los problemas de antena. .................................................................. 47 Figura 3.14. Simulación post-layout del ruido de fase del VCO. ........................................ 48 Figura 3.15. Simulación post-layout de la curva de frecuencia de salida en función de la tensión de control. ................................................................................................ 49 Figura 3.16. Simulación post-layout de la respuesta transitoria del VCO. ......................... 49 Figura 3.17. Fotografía del chip fabricado con el VCO resaltado. ...................................... 51 Figura 3.18. Esquema de montaje requerido para medir el VCO. ...................................... 52 Figura 3.19. Esquema de montaje requerido para realizar la calibración de las pérdidas de potencia en la medida de los VCO. ................................................................... 53 Figura 3.20. Curva medida tensión vs frecuencia del VCO. ................................................ 55 Figura 3.21. Espectro de salida del VCO (Atenuación de 10 dB). ...................................... 56 Figura 3.22. Ruido de fase del VCO (Vtune= 0 V). .............................................................. 58 Figura 3.23. Ruido de fase del VCO (Vtune= 1 V). .............................................................. 58 Figura 4.1. Estructura Latch CML Master-Slave. ................................................................ 66 Figura 4.2. Single Bias Latch. .................................................................................................. 67 Figura 4.3. Layout del VCO con el divisor rápido................................................................ 69 Figura 4.4. Zoom del Layout del Divisor Rápido. ................................................................ 70 Figura 4.5. Esquemático del buffer de adaptación utilizado. ............................................... 71 Figura 4.6. Simulación post-layout del ruido de fase de la unión del VCO con el divisor. .................................................................................................................... 73 Figura 4.7. Simulación post-layout de la curva de frecuencia de salida en función de la tensión de control. ................................................................................................ 74 Figura 4.8. Señal transitoria de salida del sistema. ............................................................... 75 Figura 4.9. Fotografía del chip fabricado con el VCO + Divisor resaltado. ................... 76 Índice ~ IX ~ Figura 4.10. Set-up de medida del VCO con el Divisor. ...................................................... 77 Figura 4.11. Espectro de salida del divisor. ............................................................................. 78 Figura 4.12. Curva medida tensión vs frecuencia del VCO + Divisor. .............................. 79 Figura 4.13. Ruido de fase del VCO + Divisor (Vtune= 1 V). ........................................... 80 Figura 5.1 Modulador Sigma-Delta Clásico. ........................................................................ 86 Figura 5.2 Modulador Sigma-Delta lineal. ........................................................................... 87 Figura 5.3 Actuación de un modulador Sigma-Delta ......................................................... 88 Figura 5.4 Modulador Sigma-Delta discreto. ....................................................................... 89 Figura 5.5 Modulador Sigma Delta de tiempo continuo. .................................................. 92 Figura 5.6 Modulador SDTC totalmente analógico. .......................................................... 95 Figura 5.7 Moduladores en lazo abierto. .............................................................................. 97 Figura 5.8 Arquitectura genérica de un modulador SDTC.............................................. 100 Figura 5.9 Modulador Sigma Delta de tiempo continuo y orden 2. ............................... 101 Figura 5.10 Modulador Sigma-Delta de orden dos empleando integradores. ................ 102 Figura 5.11 Modulador Sigma-Delta empleando un filtro biquad de segundo orden. ... 102 Figura 5.12 Integrador Gm-C diferencial. ............................................................................ 103 Figura 5.13 Filtro biquad. ......................................................................................................... 103 Figura 5.14 Latch-Comparator + Preamplificador. ................................................................ 104 Figura 5.15 DAC de realimentación. .................................................................................... 105 Figura 5.16 Cascodo doblado. ............................................................................................... 107 Figura 5.17 Análisis AC del OTA. ........................................................................................ 110 Figura 5.18 Preamplificador. .................................................................................................. 112 Figura 5.19 Simulación AC del preamplificador. ................................................................ 112 Figura 5.20 Latch-Comparator. ............................................................................................. 114 Figura 5.21 Preamplificador +Latch-Comparator incluyendo las puertas de transmisión. ... ............................................................................................................................... 116 Figura 5.22 Espectro del modulador con integradores. ..................................................... 118 Sigma-Delta Frequency Synthesizer for DVB-SH ~ X ~ Figura 5.23 Espectro de salida del modulador con filtro biquad. ...................................... 118 Figura 5.24 Layout del modulador Sigma-Delta. ................................................................. 119 Figura 5.25 Zoom del layout del modulador Sigma-Delta. ................................................... 120 Figura 5.26 Resultado de la simulación post-layout del modulador. ................................... 121 Figura 5.27 Setup de medida del modulador. ...................................................................... 122 Figura 5.28 Fotografía del chip fabricado con el Modulador resaltado. ......................... 122 Figura 5.29 Fotografía del Set-up de Medida. ....................................................................... 123 Figura 5.30 Fotografía de la estación de puntas. ................................................................. 123 Figura 5.31 Fotografía de las puntas de medida. ................................................................ 124 Figura 5.32 Resultado de la medida del modulador. .......................................................... 125 Figura 5.33 Espectro de salida con la salida de los integradores limitada. ...................... 126 Figura 5.34 Modulador Sigma Delta con coeficientes escalados. ..................................... 129 Figura 5.35 Resultado del modulador de orden dos con los coeficientes escalados. .... 130 Figura 6.1 Diferentes tipos de detectores de fase. ............................................................ 135 Figura 6.2 Diagrama de estados de un detector de fase-frecuencia. .............................. 136 Figura 6.3 Esquema básico de un sintetizador asociado a una bomba de carga. ......... 139 Figura 6.4 Esquema de una bomba de carga. .................................................................... 140 Figura 6.5 Zona muerta. ....................................................................................................... 142 Figura 6.6 Respuesta del error de fase frente a la tensión de salida en un PFD; a) con zona muerta, y b) sin zona muerta. .................................................................. 143 Figura 6.7 Diagrama de bloques del PFD. ........................................................................ 144 Figura 6.8 Transición de las señales del PFD.................................................................... 145 Figura 6.9 Diagrama de bloques del biestable tipo D. ..................................................... 146 Figura 6.10 Esquemático de la NOR2. ................................................................................ 146 Figura 6.11 Esquemático de la AND2. ................................................................................ 147 Figura 6.12 Simulación de la respuesta del PFD, señal V retrasada respecto a R. ......... 148 Figura 6.13 Simulación de la respuesta del PFD, señal V adelantada respecto a R. ...... 148 Índice ~ XI ~ Figura 6.14 Simulación de la respuesta del PFD, señal V en fase con R. ........................ 149 Figura 6.15 Simulación de la respuesta en fase y la ganancia del PFD. ........................... 150 Figura 6.16 Esquemático de la bomba de carga. ................................................................. 151 Figura 6.17 Simulación de la respuesta del PFD y la CP, señal V retrasada respecto a R. . ............................................................................................................................... 152 Figura 6.18 Simulación de la respuesta del PFD y la CP, señal V adelantada respecto a R ............................................................................................................................... 153 Figura 6.19 Simulación de la respuesta del PFD y la CP, señal V en fase con R. ......... 153 Figura 6.20 Simulación de la respuesta del PFD y la CP; a) entre -2π y +2π, y b) próximo a 0º. ....................................................................................................... 154 Figura 6.21 Diagrama de bloques del circuito propuesto para eliminar la zona muerta. .... ............................................................................................................................... 156 Figura 6.22 Respuesta del PFD con bomba de carga sin zona muerta, señal V retrasada con respecto a R. ................................................................................................. 158 Figura 6.23 Respuesta del PFD con bomba de carga sin zona muerta, señal V adelantada respecto a R. ..................................................................................... 158 Figura 6.24 Respuesta del PFD con bomba de carga después de los cambios realizados. ............................................................................................................................... 159 Figura 6.25 Simulación de la respuesta en fase, análisis centrado en 0º. ......................... 159 Figura 6.26 Layout del PFD y la CP con los pads de medida. ............................................ 160 Figura 6.27 Zoom del Layout del PFD y la CP más 18 inversores en el path de RESET. ..... ............................................................................................................................... 161 Figura 6.28 Simulación final del circuito. ............................................................................. 162 Figura 7.1 Respuesta en frecuencia de tipos básicos de filtros. Respuesta ideal vs respuesta real. ...................................................................................................... 164 Figura 7.2 Especificaciones prácticas de la atenuación del filtro. ................................... 166 Figura 7.3 Funciones de transferencia típicas para filtros de cuatro polos. .................. 167 Figura 7.4 Componentes del filtro de bucle. ..................................................................... 168 Figura 7.5 Valores de los componentes del filtro de bucle. ............................................ 171 Figura 8.1 Setup para el estudio de la estabilidad del sintetizador. ................................. 175 Sigma-Delta Frequency Synthesizer for DVB-SH ~ XII ~ Figura 8.2 Respuesta de la curva de frecuencia de salida del VCO en función de la tensión de control. .............................................................................................. 177 Figura 8.3 Setup para el estudio de la estabilidad del sintetizador en bucle cerrado. ... 178 Figura 8.4 Setup para el estudio de la estabilidad del filtro de bucle. .............................. 178 Figura 8.5 Valores obtenidos de la estabilidad del sintetizador. ..................................... 180 Figura 8.6 Componente para implementar la contribución de ruido del PFD+CP. ... 181 Figura 8.7 Componente para implementar la contribución de ruido del PFD + CP. 182 Figura 8.8 Valores obtenidos de la contribución de ruido del PFD +CP. ................... 184 Figura 8.9 Caracterización del VCO mediante el componente LinVCOwNoiseSlps. ... 185 Figura 8.10 Caracterización de la máscara del ruido de fase del VCO. ........................... 185 Figura 8.11 Ruido de fase del VCO. ..................................................................................... 186 Figura 8.12 Parámetros del componente LinDiv_wNoiseSlps. ........................................ 187 Figura 8.13 Parámetros de los componentes RefOscSlps y LinDiv_wNoiseSlps. .............. 188 Figura 8.14 Esquemático de simulación del Ruido de Fase del Sintetizador. ................ 189 Figura 8.15 Ruido de fase total y contribución del VCO. ................................................. 190 Figura 8.16 Contribución de ruido de cada uno de los componentes al ruido de fase total. ...................................................................................................................... 191 Figura 8.17 Esquema de los bloques del sintetizador para la simulación transitoria. .... 192 Figura 8.18 Modulador Sigma Delta de Tiempo Continuo de orden 2 con coeficientes escalados y optimizados. .................................................................................... 193 Figura 8.19 Salida del Sintetizador. ....................................................................................... 193 Figura 8.20 Corriente de salida de la Bomba de Carga a lo largo del tiempo. ................ 194 Figura 8.21 Salida del modulador Sigma Delta normalizada. ............................................ 194 Figura 8.22 Tiempo de establecimiento del Sintetizador ante un cambio de canal. ...... 195 Figura A.I. Punto de Referencia para el Receptor de DVB-SH. ..................................... 224 Figura A.II. Efecto de la intermodulación. ........................................................................... 228 Figura A.III. Medida del IP3 referido a la entrada. ............................................................... 229 Figura A.IV. Canal deseado y dos señales interferentes....................................................... 231 Índice ~ XIII ~ Figura B.I Herramientas para realizar diseño ASIC con técnicas digitales. .................. 236 Figura B.II Esquema del Divisor entre 27. .......................................................................... 237 Figura B.III Código HDL del Divisor entre 27. .................................................................. 238 Figura B.IV Código HDL del TestBench del Divisor entre 27............................................. 239 Figura B.V Simulación del Divisor entre 27. ....................................................................... 240 Figura B.VI Comprobación de la señal RESET. ................................................................. 240 Figura B.VII Captura de pantalla del software Leda®. ........................................................... 241 Figura B.VIII Report Generado por el software Leda®. ............................................................ 242 Figura B.IX Flujo de diseño de la herramienta Design Compiler®. ................................. 243 Figura B.X Pasos a seguir con Design Compiler®. ........................................................... 244 Figura B.XI Netlist generada por Design Compiler®. ......................................................... 246 Figura B.XII Diagrama lógico del Divisor entre 27. ............................................................. 247 Figura B.XIII Informe de Timing del Divisor. ........................................................................ 248 Figura B.XIV Informe de Área del Divisor. ............................................................................ 249 Figura B.XV Flujo de diseño de la herramienta Encounter®. ............................................ 250 Figura B.XVI Layout del Divisor................................................................................................ 252 Figura B.XVII Simulación del Divisor Final, (a) Comprobación del correcto funcionamiento; (b) Comprobación de la señal de Reset. ............................ 254 Figura C.I Curva característica ID vs. VGS. ...................................................................... 257 Figura C.II Etapa de ganancia intrínseca. ............................................................................ 258 Figura C.III Flujo para realizar la metodología gm/ID. ..................................................... 260 Figura C.IV Circuito para simular la gráfica g m /I D . ............................................................. 261 Figura C.V Curva gm/ID vs. ID (W/L) del transistor NMOS. ...................................... 262 Figura C.VI Curva gm/ID vs. ID (W/L) del transistor PMOS. ....................................... 262 Sigma-Delta Frequency Synthesizer for DVB-SH ~ XIV ~ Índice ~ XV ~ Índice de Tablas Tabla 2.1. Requisitos de Ruido de Fase para DVB-SH. .................................................... 17 Tabla 3.1. Especificaciones del VCO. .................................................................................. 32 Tabla 3.2. Valores de los componentes del tanque. ........................................................... 41 Tabla 3.3. Valores de los componentes del VCO. ............................................................. 44 Tabla 3.4. Ruido de fase del VCO obtenido de las simulaciones post-layout. ............... 48 Tabla 3.5. Medida de la potencia y frecuencia de salida de VCO. .................................. 54 Tabla 3.6. Comparación entre medidas y simulaciones del VCO (Fosc, Psalida y Consumo). .............................................................................................................. 57 Tabla 3.7. Ruido de fase del VCO medido y promediado. ............................................... 59 Tabla 3.8. Comparativa del Ruido de fase del VCO medido y simulado........................ 60 Tabla 4.1. Ruido de fase de la unión del VCO con el divisor rápido obtenido de las simulaciones post-layout. ........................................................................................ 73 Tabla 4.2. Medida de la potencia y frecuencia de salida de VCO. .................................. 78 Tabla 4.3. Comparación entre medidas y simulaciones del VCO + Divisor (Fosc, Psalida y Consumo). ............................................................................................. 80 Tabla 4.4. Comparativa del Ruido de fase del VCO medido y simulado........................ 81 Tabla 4.5. Factores de División en función del Ancho de Banda. ................................... 82 Tabla 5.1. Valores de los coeficientes calculados. ............................................................ 101 Tabla 5.2. Especificaciones para el OTA. ......................................................................... 108 Tabla 5.3. Relación de tamaños de los transistores del OTA. ........................................ 109 Tabla 5.4. Características del OTA diseñado. ................................................................... 109 Tabla 5.5. Tamaño de los transistores del preamplificador. ............................................ 111 Tabla 5.6. Tamaño de los transistores del Latch-Comparator. ........................................... 115 Tabla 5.7. Resultados del Comparador diseñado. ............................................................ 116 Tabla 5.8. Comparativa entre medidas y simulaciones del Modulador. ........................ 125 Sigma-Delta Frequency Synthesizer for DVB-SH ~ XVI ~ Tabla 5.9. Valores de los coeficientes escalados. .............................................................. 129 Tabla 6.1. Niveles asociados a las señales de salida del PFD. ........................................ 137 Tabla 6.2. Triestados de una bomba de carga. .................................................................. 140 Tabla 6.3. Dimensiones finales de los transistores MOSFET utilizados en el diseño de las puertas lógicas que conforman el PFD. .................................................... 145 Tabla 6.4. Dimensiones de los transistores MOSFET utilizados en el diseño de la bomba de carga. .................................................................................................. 151 Tabla 7.1. Dimensiones de los transistores MOSFET utilizados en el diseño de la bomba de carga. .................................................................................................. 169 Tabla 8.1. Valores del Filtro de Bucle. ............................................................................... 176 Tabla 8.2. Valores del Filtro de Bucle tras la Optimización realizada en ADS. .......... 180 Tabla 8.3. Valores del Filtro de Bucle tras la Optimización realizada en ADS. .......... 183 Tabla 8.4. Máscara de ruido de fase del VCO. ................................................................. 186 Tabla 8.5. Valores asignados al ruido aportado por los Divisores................................. 187 Tabla 8.6. Valores asignados al ruido del componente RefOscSlps. ................................ 188 Tabla 8.7. Valores asignados al ruido del componente LinDiv_wNoiseSlps. ................. 189 Tabla 8.8. Valores del ruido de fase total y comparativa con las especificaciones de DVB-SH. ............................................................................................................. 191 Tabla A.I Requisitos de C/N para Canales AWGN del estándar DVB-SH. .............. 220 Tabla A.II Requisitos de C/N para Canales Rice y Rayleigh del estándar DVB-SH. .. 221 Tabla A.III Requisitos de C/N para Canales TU6 del estándar DVB-SH en función de la velocidad de desplazamiento del usuario. ................................................... 222 Tabla A.IV Patrones de Linealidad. ...................................................................................... 230 Tabla A.V Inmunidad a los patrones S2. ........................................................................... 232 Tabla A.VI Resumen de Especificaciones DVB-SH. ........................................................ 233 Capítulo 1.Introducción 5 A pesar de las ventajas asociadas al estándar DVB-H, surgen una serie de inconvenientes. El primero está asociado a la reestructuración del espectro radioeléctrico en unos ya de por si saturados sistemas VHF y UHF. Teniendo en cuenta que en breve la cuarta generación móvil pasará a ocupar los canales asociados al sistema UHF, DVB-T y DVB-H deberán compartir las regiones asociadas sólo a VHF. Por otro lado, los sistemas de transmisión para DVB-H deben de ser más potentes que los asociados a DVB-T. Aunque parezca paradójico, esto se debe a que los dispositivos móviles poseen ganancias mucho menores que los receptores y antenas convencionales. Esto fuerza a los trasmisores a emitir con un nivel de potencia más elevado, o bien a implementar una red con un número mayor de estaciones repetidoras, aumentando el coste asociado a la transmisión tradicional. DVBSH (Digital Video BroadcastingSatellite Handheld) es un estándar que define los elementos y mecanismos necesarios para asegurar una calidad de servicio óptima (Quality of ServiceQoS) en redes híbridas de transmisión satelitales y terrestres. Dicho estándar ha sido definido para trabajar en la banda S. El uso de este rango de frecuencias trae consigo una serie de ventajas con respecto a VHF. La primera de ellas es la asociada al tamaño de la antena para los terminales móviles. Es conocido por todos que la longitud de onda (λ) de una señal es inversamente proporcional a su frecuencia (f), según la relación: f c = λ (1.1) Siendo c la velocidad de la luz. Por tanto a mayor frecuencia de trabajo, menor es la longitud de onda, lo que implica un menor tamaño de antena para su recepción. Por otro lado, en Europa se ha fijado una porción de la banda S para ser utilizada en Servicios Móviles sobre Satélite (Mobile Satellite Service –MSS), en el rango situado entre 2.17 y 2.2 GHz. Por tanto, al contrario que VHF, existe una asignación específica para la transmisión de este tipo de señales. Sin embargo, al igual que sucede con otros sistemas de transmisión de televisión digital, DVB-SH presenta una serie de limitaciones, tales como:  Debido a las limitaciones de batería de los dispositivos móviles, el consumo de potencia del receptor debe ser lo menor posible. Sigma-Delta Frequency Synthesizer for DVB-SH 6  Dado que el usuario se traslada espacialmente mientras utiliza los servicios de televisión digital, este puede cambiar de estación con la que mantiene la comunicación. Dicho cambio debe de ser automático, sin pérdida de datos y totalmente trasparente para el usuario.  Los servicios suministrados por DVB-SH han sido diseñados para trabajar en medios muy diversos, tales como exteriores e interiores de edificios y vehículos en movimiento. Por tanto, la transmisión debe ofrecer la suficiente estabilidad y flexibilidad para permitir la recepción de DVB-SH a diferentes tasas binarias mientras se optimiza la cobertura.  Dado que la banda especificada para DVB-SH se encuentra muy cercana a otros estándares de comunicaciones, tales como UMTS o WiFi, tanto los receptores como los trasmisores deben poseer los medios necesarios para eliminar la interacción de dichas señales, y que no supongan una reducción de la calidad de servicio para el receptor. Como se comentó anteriormente, DVB-SH posee una arquitectura híbrida, con una componente satelital (SC) y una componente terrestre (CGC), tal y como muestra la Figura 1.3. El funcionamiento de la red está basado en que la componente satelital sea empleada para cubrir extensas áreas que no posean repetidores que puedan dar cobertura al usuario. Del mismo modo, la componente terrestre, a través de dichas bases repetidoras, suministran el acceso a la red en aquellos puntos que la cobertura satelital no sea posible, tales como interiores de edificios o zonas rodeadas por grandes edificios. La principal ventaja que aporta una red basada en satélites es el amplio rango de operación que poseen. De este modo, un solo satélite (Global Beam) puede dar cobertura a toda Europa. Sin embargo, dado que algunos contenidos pueden estar restringidos a operadores específicos en algunos países, es recomendado una red de satélites (Multi-Beam) que aporten servicios más regionales y específicos, tal y como muestra la Figura 1.4. Capítulo 1.Introducción 7 Figura 1.3. Sistema de transmisión DVB-SH. Esta última implementación implica una segmentación del espectro para trasmitir componentes de señal en diferentes intervalos de tiempo. Al fragmentar temporalmente la información, es posible realizar una reutilización de canales y frecuencias, lo que se traduce en una optimización del espectro. Hay dos tipos de modulaciones soportadas por el estándar, COFDM (Coded Orthogonal Frequency Division Multiplexing) y TDM (Time Division Multiplexing). La principal ventaja de COFDM es que los canales contiguos se solapan pero no se interfieren los unos a los otros debido a la ortogonalidad de las portadoras, ya que en cada canal hay un número entero de ellas [ARM02]. Sin embargo, para obtener una recepción óptima es necesario suministrar un nivel de potencia más elevado que el comúnmente suministrado por un satélite. Por tanto esta modulación está diseñada para la componente terrestre, siendo la TDM la óptima para la componente satelital. Esto es debido a que la división del espectro temporalmente implica la no interacción con canales adyacentes por parte del receptor, por lo que la señal puede tener un nivel de potencia tan bajo como la típicamente entregada por un satélite. Sigma-Delta Frequency Synthesizer for DVB-SH 8 Figura 1.4. Transmisión Unisatelital vs Transmisión Multisatelital. El estándar define dos capas físicas para cada una de las componentes en función de la modulación empleada:  SH-A: En este modo, tanto la componente terrestre como satelital están moduladas en COFDM.  SH-B: Con esta configuración, la componente satelital está modulada en TDM y la terrestre en COFDM. Dependiendo del tipo de configuración empleada, es posible utilizar una red multifrecuencia (Multiple Frequency NetworkMFN) o una red de frecuencia única (Single Frequency Network –SFN). En el modo SH-A, tanto MFN como SFN son aptas para operar. Sin embargo, para una red de frecuencia única, es necesario que tanto la componente satelital como la terrestre posean ambas el mismo tipo de modulación, y así evitar la pérdida de información por parte del receptor. Por tanto, en el modo SH-B no es posible implementar una red SFN. Capítulo 1.Introducción 9 Una red multifrecuencia permite diferentes configuraciones de la capa física, permitiendo incluso modulaciones jerárquicas. Esto posibilita a los receptores locales optimizar la información que le llega desde el trasmisor. De este modo, una red MFN disminuye los problemas asociados a la cobertura de señal y flexibiliza la carga de datos en función del número de trasmisores presentes en el área de trabajo. Por otro lado, una red de frecuencia única posee una eficiencia espectral mejor que una red multifrecuencia, al condensar el espectro en un reducido ancho de banda. Sin embargo, no permite a la componente terrestre post-procesar la información enviada por el satélite, estando sujeta a la configuración de este. Por este motivo, el estándar DVB-SH no exige el uso de una red de frecuencia única para el modo SH-A. 1.1.2 Rango de frecuencias de trabajo El estándar DVB-SH ofrece una gran versatilidad en lo que a frecuencias de trabajo se refiere, dando la posibilidad de emplear parte del espectro de UHF, la banda L y la banda S. El 14 de Febrero de 2007, la Comisión Europea adoptó la normativa 2007/98/EC [ECC07] en la que se asigna el espectro de frecuencias entre 2170 y 2200 MHz para Servicios Móviles sobre Satélite (MSS) incluidos la televisión móvil. Sigma-Delta Frequency Synthesizer for DVB-SH 10 Figura 1.5. Rango de frecuencias. Como se puede observar en la Figura 1.5, el estándar DVB-SH se encuentra muy cercano a otros estándares de comunicaciones, tales como UMTS, Wifi o Bluetooth. Dado que la gran mayoría de terminales móviles poseen receptores para transferir datos y voz de acuerdo a estos estándares, las interferencias entre ellos pueden ser muy altas. Por este motivo, DVB-SH exige unos altos requisitos de rechazo de canales adyacentes (Adjacent Channel Selectivity –ACS) y de linealidad, los cuales se han desglosado en el Anexo A. 1.1.3 Receptor de conversión directa o ZERO-IF En esta sección se analiza la arquitectura que se ha adoptado para implementar la cadena de recepción. Se analiza la arquitectura de conversión directa, donde se estudia su composición y las ventajas e inconvenientes que presenta. El esquema de bloques de este conversor se puede observar en la Figura 1.6. La conversión a banda base se realiza con una etapa de conversión [LEE04], solventando el problema de la frecuencia imagen que ocurre con otras arquitecturas, como la heterodina. S-Band Capítulo 1.Introducción 11 Figura 1.6. Arquitectura de Conversión Directa ( Zero-IF ). Basándose en esta arquitectura se implementará en este trabajo de tesis el sintetizador de frecuencias que trasladará el espectro a banda base para su posterior demodulación y procesado. Para ello se han de cumplir una serie de requisitos establecidos por el estándar, tal y como se verá en la siguiente sección. 1.2 Objetivos y Estructura de la memoria El principal objetivo de la presente tesis es el estudio y desarrollo de un sintetizador fraccional basado en un modulador Sigma Delta para el estándar DVB-SH (ver Figura 1.7). Para tal fin se hará uso de la tecnología UMC 90 nm de Europractice [UMC90]. Sigma-Delta Frequency Synthesizer for DVB-SH 12 N + N∆ N∆ Figura 1.7. Sintetizador Fraccional Sigma Delta. Dicho desarrollo incluye la elección y estudio de la arquitectura de sintetizador anteriormente especificada, el diseño de los bloques que la componen, la optimización de dichos circuitos y su posterior medida. Para ello se abordará el diseño del sintetizador desde cero, desde el establecimiento de las especificaciones iniciales de cada elemento de forma razonada, hasta la implementación y medida de los bloques que lo conforman. Se intentará minimizar el área, el consumo, el número de componentes pasivos y de componentes externos. En el desarrollo del presente trabajo de investigación se analizarán los siguientes puntos:  Diseño de sistemas de RF utilizando ADS [ADS] a partir de las especificaciones de un estándar.  Diseño de sistemas digitales utilizando herramientas de síntesis lógica, tales como Verilog [VERL] o VHDL [VHDL].  Estudio teórico y diseño de moduladores Sigma Delta, divisores, osciladores controlados por tensión, sintetizadores, comparadores fase frecuencia y filtros utilizando ADS y CADENCE [CAD]. Capítulo 1.Introducción 13  Trazado de layout de dichos elementos utilizando tanto técnicas de RF como de implementación digital de células estándar.  Medida sobre oblea de circuitos de RF. Una vez establecidas los objetivos de este trabajo de tesis, la estructura de la presente memoria sigue el orden lógico del proceso de diseño de circuitos integrados, y es la que se indica a continuación. En el Capítulo 2 se estudiarán las características propias del estándar DVB-SH, de la arquitectura de sintetizador y los requisitos que debe cumplir este para ajustarse a dicho estándar. En el Capítulo 3 se comienza con el diseño del bloque más característico dentro de un sintetizador: el Oscilador Controlado por Tensión (VCO). Se comenzará por este subsistema debido a que su respuesta de cara al ruido de fase determinará en gran medida las prestaciones que se puedan conseguir. Se analizará la arquitectura genérica de estos circuitos basada en tanques LC, y se darán soluciones para su optimización de cara a la mejora de su rendimiento. Una vez diseñado, se procederá con su medida y comprobación. En el Capítulo 4 se describirán y desarrollarán los divisores del sintetizador. Se comenzará con el diseño de un divisor rápido entre 2 totalmente analógico, con una novedosa arquitectura. Del mismo modo, se efectuará su medida sobre oblea junto con el VCO. Dicha estructura se basa en el uso de una única red de reloj para gestionar los dos latches del divisor. Seguidamente se implementará un divisor programable mediante herramientas de síntesis lógica. En el Capítulo 5 se procederá con el núcleo de la arquitectura de sintetizador escogida: el modulador Sigma Delta. Dado el grado de innovación de este sistema dentro del grupo de trabajo al que se adscribe esta tesis, se comenzará con una introducción a dicha modulación. Del mismo modo se expondrán arquitecturas circuitales para su implementación física, estudiando sus ventajas y desventajas. Dichas estructuras serán desarrolladas haciendo uso de una metodología emergente de diseño basada en la polarización de los transistores MOS en regiones subumbrales. Del mismo modo, se procederá con la medida del modulador. Sigma-Delta Frequency Synthesizer for DVB-SH 14 En el Capítulo 6 se estudiará el diseño e implementación física del Comparador de Fase Frecuencia y la Bomba de Carga. Los objetivos principales que se desean alcanzar en esta sección son los diseños de un detector de fase-frecuencia con Zona Muerta Cero (Zero Dead Zone) y una bomba de carga. Ambas estructuradas serán diseñadas individualmente para su posterior integración conjunta. En el Capítulo 7 se analizará el Filtro de Bucle del sintetizador. De la correcta caracterización de este componente depende en gran medida la estabilidad del sistema completo. Inicialmente se darán una serie de nociones sobre filtros, estudiando las estructuras más comúnmente empleadas en el diseño de estos. Seguidamente se diseñará el filtro de bucle para el sintetizador de DVB-SH, utilizando para ello herramientas específicas, las cuales están optimizadas para cumplir los requisitos propios de un sintetizador. En el Capítulo 8 se procederá a la realización de una serie de simulaciones que permitirán verificar el correcto funcionamiento del sintetizador completo. Para ello se estudiarán las respuestas del sintetizador en función de la estabilidad, el ruido de fase y la respuesta transitoria a partir de las caracterizaciones de los bloques medidos. Esto permitirá establecer si el rendimiento del sistema se ajusta a los requisitos preestablecidos inicialmente por el estándar DVB-SH. En la última sección correspondiente al Capítulo 9 se darán una serie de conclusiones, aportaciones y líneas futuras surgidas a raíz de este trabajo de tesis. Finalmente, cabe destacar que esta tesis está circunscrita al proyecto de investigación RECITAL + [REC+], destinado al desarrollo de circuitería para el estándar DVB-SH, financiado por el Ministerio Español de Ciencia e Innovación. Capítulo 2. Elección de la arquitectura de sintetizador 21 2.2.2.1 Sintetizador con divisor programable El esquema de este sintetizador se muestra en la Figura 2.3. El valor de N p se puede modificar mediante una entrada digital de control de unidad en unidad. Puesto que N p varía de unidad en unidad, el paso del sintetizador, es decir, la diferencia entre las frecuencias consecutivas que pueden generarse, es igual a la frecuencia de referencia: ∆f = fr. Figura 2.3 Sintetizador con divisor programable. 2.2.2.2 Sintetizador con divisores fijo y programable Los divisores programables tienen frecuencias relativamente bajas de utilización. Cuando se desea sintetizar frecuencias más elevadas la alternativa más simple es colocar un pre-divisor (prescaler) de módulo fijo entre el VCO y el divisor programable, tal como se muestra en la Figura 2.4. Sigma-Delta Frequency Synthesizer for DVB-SH 22 Figura 2.4 Sintetizador con divisores fijo y programable. En esta estructura el valor de la frecuencia de salida es: f o = N f ·N p ·f r . Puesto que N p puede variar de uno en uno, el paso del sintetizador es ∆f = N f ·f r . El inconveniente de este esquema en comparación con el anterior es que para un determinado paso de sintetizador se reduce la frecuencia de referencia en el factor N f . Si la frecuencia de referencia es muy baja, el ancho de banda del bucle también debe serlo para poder filtrarla correctamente. Se pierde entonces la libertad de ajustarlo en función del ruido de los osciladores y además se ralentizan los transitorios, con lo que el tiempo de cambio de frecuencia de salida se alarga. Este parámetro es importante en determinadas aplicaciones. 2.2.2.3 Sintetizador Fraccional En los sintetizadores de frecuencia con N-entero, es necesario aumentar el valor de la frecuencia de referencia para poder disminuir la distorsión a la salida y para aumentar el ancho de banda para poder rechazar el ruido de fase del VCO. Sin embargo, este aumento de la frecuencia de referencia hace que disminuya mucho la resolución del sintetizador debido a que N es entero y por lo tanto la resolución será f r [ZAR05]. Para poder mejorar la resolución del sintetizador de frecuencia sin disminuir la frecuencia de referencia se utilizan los sintetizadores de frecuencia fraccionales. Capítulo 2. Elección de la arquitectura de sintetizador 23 Los sintetizadores de frecuencia fraccionales son aquellos que a la salida permiten obtener una señal con una frecuencia que es un múltiplo fraccional de la frecuencia de referencia f o = N·f r , donde N puede ser un número decimal. Debido a esto, la resolución de este tipo de sintetizadores es más pequeña que la frecuencia de referencia; por lo tanto, para una misma resolución, este tipo de sintetizadores puede ser diseñado con un ancho de banda mayor que uno con divisor entero. Esto se traduce en un aumento de la velocidad de cambio de una frecuencia a otra. Actualmente, existen dos tipos se sintetizadores fraccionales: los de divisor de doble módulo y los de divisor controlado por un modulador Sigma-Delta. A continuación se estudiarán ambas estructuras, evaluando sus ventajas e inconvenientes. 2.2.2.3.1 Sintetizador de Doble Módulo Esta estructura surgió para resolver el problema que tenía el sintetizador con divisor fijo y programable [MSP03]. El divisor de doble módulo tiene la posibilidad de dividir por dos factores diferentes según una entrada de control. Estos dos factores normalmente difieren entre sí en una unidad, siendo P y P+1. En la Figura 2.5 se muestra un ejemplo de sintetizador con divisor de doble módulo. Inicialmente se parte de una situación inicial en la que el divisor de doble módulo está configurado para dividir por el factor P+1. Para que el divisor de doble módulo pase a dividir por el factor P debe recibir un pulso proveniente del divisor A, lo que ocurre tras A(P+1) ciclos del VCO. Entonces, el resto de ciclos del VCO (N p -A)P, el divisor de doble módulo dividirá por P. Teniendo en cuenta esto, el conjunto se comporta como un único divisor de factor N=N p P+A=P(N p +A/P). En media se divide por un entero más una fracción, mientras que la división instantánea es entera. Sigma-Delta Frequency Synthesizer for DVB-SH 24 Figura 2.5 Sintetizador de frecuencia con divisor de doble módulo. Con estos divisores de doble módulo se consigue construir divisores de frecuencia que funcionan a frecuencias más elevadas que los divisores programables [MSP03], consiguiendo mantener así una frecuencia de referencia elevada. Sin embargo, su implementación es más compleja que en los divisores programables y además presentan el inconveniente de tener un elevado ruido de fase en el espectro de la señal de salida del sintetizador [ZAR05]. 2.2.2.3.2 Sintetizador con Modulador Sigma Delta (SD ó Σ∆) Para mejorar el problema de la distorsión en los sintetizadores con divisor de doble módulo se emplean los sintetizadores de frecuencia fraccionales basados en moduladores sigma delta (SD) [FAH03]. Debido al efecto del lazo del Sigma Delta, la distorsión se atenúa a bajas frecuencias mejorando así el comportamiento del sintetizador completo al poder ser filtrado más fácilmente por el filtro del lazo [SAU03]. En la Figura 2.6 se muestra un ejemplo de sintetizador de frecuencia con un divisor controlado por un SD de un bit. En el caso de que el SD sea de n bits, el divisor deberá ser multi-módulo y por tanto las divisiones instantáneas irán desde P hasta P+2n-1. El empleo Capítulo 2. Elección de la arquitectura de sintetizador 25 de un mayor número de bits facilitará un mejor funcionamiento tanto del propio modulador como del sintetizador completo. Figura 2.6 Sintetizador de frecuencia con divisor de doble módulo controlado por un modulador SD. Para explicar su funcionamiento se parte de un caso sencillo en el que se emplea un modulador SD de un bit que se usa para modular la división instantánea del divisor de doble módulo. Esta división instantánea es la suma de un entero base, P, y la salida del SD, nQ(t), por lo que el valor medio del factor de división fraccional es: )(tnPN Q += (2.6) Donde )(tn Q es el valor medio de la salida del SD, dada por la constante de entrada, y puede tomar valores entre 0 y 1. La ventaja que presenta el SD es que, debido a sus características de funcionamiento, consigue dar un valor aleatorio de la cantidad de valores 0 y 1 que proporcionan el valor de )(tn Q , manteniendo su valor medio y disminuyendo así la cantidad de tonos de espurios fraccionales que aparecen en el espectro de salida del sintetizador. Sigma-Delta Frequency Synthesizer for DVB-SH 26 Otra configuración de sintetizador fraccional Sigma Delta es la mostrada en la Figura 2.7. Si bien en el caso anterior el modulador era utilizado para alternar la división entre 2 valore dados (P y P+1), en este caso se utiliza para modificar la frecuencia de salida del Divisor N. En esta configuración, la salida del Modulador se le suma a la generada por el divisor, lo que permite modificar sutilmente la frecuencia de salida de este, lo que tras un periodo de establecimiento, el factor de división )( OUT N resultante es: NNN OUT ∆+= (2.7) Cabe destacar que el valor de N ∆ puede ser modificado a partir del valor de control V frac del modulador Sigma Delta, representado como constante en la Figura 2.6. Esta configuración presenta como ventaja la atenuación de los saltos frecuenciales asociados a los cambios de división del divisor de doble módulo del caso anterior. Esto se traduce en una casi inexistencia de espurios fraccionales, lo que permite una reducción significativa del ruido de fase asociado al sintetizador completo. N + N ∆ N ∆ Figura 2.7 Sintetizador Fraccional Sigma Delta. Capítulo 2. Elección de la arquitectura de sintetizador 27 2.2.3 Elección de la arquitectura del sintetizador Según [EN302583], el estándar DVB-SH presenta canalizaciones de 1.7 MHz a 8 MHz. Tal y como se comprobará en el Capítulo 4, resulta inviable sintetizar dicha canalización con factores de división enteros para una frecuencia de referencia dada. Por esta razón, se ha tomado la decisión de implementar un sintetizador de frecuencia fraccional N basado en un modulador Sigma-Delta. Este bloque permitirá sintetizar valores de división no enteros. La arquitectura empleada será la mostrada en la Figura 2.7, dadas las ventajas estudiadas anteriormente de cara a la anulación de espurios fraccionales asociados a la división. 2.3 Resumen En este capítulo se ha definido las especificaciones del estándar DVB-SH, así como las arquitecturas del sintetizador de frecuencias. Se ha determinado que una estructura fraccional controlada por un modulador Sigma Delta es la más apropiada para generar el rango de frecuencias asociado al estándar de televisión digital móvil satelital. Esto es debido a que DVB-SH, en su definición preliminar, permite canalizaciones de 1.7, 5, 6,7 y 8 MHz [EN302583]. En el siguiente capítulo se abordará el diseño del núcleo del sintetizador, es decir, el oscilador controlado por tensión (VCO). Para ello se especificará un flujo de diseño que permita alcanzar los objetivos establecidos. Sigma-Delta Frequency Synthesizer for DVB-SH 28 29 Capítulo 3 El Oscilador Controlado por Tensión (VCO) En este capítulo se analiza el Oscilador Controlado por Tensión (Voltaje Controlled Oscillator, VCO). El VCO es la parte más importante del sintetizador, ya que es el encargado de generar las frecuencias del oscilador local. El presente capítulo está organizado de la siguiente manera. En la introducción se describe el flujo de diseño que se debe seguir para realizar correctamente un VCO. Una vez establecido el método a seguir, se describen las especificaciones propias del estándar DVBSH que debe cumplir y la arquitectura que mejor se adapte para ello. En el siguiente apartado se aborda de forma específica el diseño y caracterización del VCO. Le sigue un apartado dedicado a la medida del mismo, finalizando con la comparación entre dichas medidas y las simulaciones. Por último se expone un breve resumen del diseño. Sigma-Delta Frequency Synthesizer for DVB-SH 30 3.1 Introducción Este apartado comienza con la descripción del flujo de diseño del VCO. A continuación se establecerán las especificaciones del VCO y por último se elegirá la arquitectura más adecuada para su implementación. 3.1.1 Flujo de diseño del VCO El flujo de diseño del VCO es el mostrado en la Figura 3.1 y está divido en 5 pasos fundamentales. Primero se determinan las especificaciones del VCO (paso 1) que en nuestro caso, están basadas en las del sintetizador (definidas en el Capítulo 2). En el apartado 3.1.2 se describen de forma detallada. El siguiente paso consiste en la elección de la arquitectura (paso 2). En alta frecuencia las arquitecturas más utilizadas están basadas en osciladores LC, razón por la cual será la elegida para la implementación del diseño. Una vez definidas las especificaciones y la arquitectura del VCO se procederá al diseño a nivel esquemático (paso 3) y a nivel de layout (paso 4) con sus correspondientes simulaciones. Si las simulaciones no cumplen las especificaciones demandadas habría que realizar un rediseño. Una vez que las simulaciones post-layout den resultados acordes a las especificaciones, se puede pasar a la fabricación y medida del circuito, siendo necesario un rediseño si no se consiguieran las especificaciones requeridas en la medida. Capítulo 3. El Oscilador Controlado por Tensión (VCO) 37 resistencia negativa. Con esto se obtiene una mejora considerable del ruido de fase del VCO sin aumentar para ello el consumo de potencia del sistema. V CC L/2 L/2 V TUNE C VAR /2 C VAR /2 M2 M1 M3 M4 M TAIL Gm i o1 i o2 i d1 i d2 i fb -i fb V TAIL V OUT V1 V2 Figura 3.6. VCO con red de realimentación de corriente. Como se puede apreciar en la Figura 3.6, los transistores M 1 y M 2 componen el par diferencial en configuración cruzada. Para inyectar las corrientes de realimentación i fb y -i fb , se incluye la red compuesta por M 3 y M 4 . El funcionamiento de dicha red se compone de dos fases; en la primera mitad del ciclo de oscilación, V 1 disminuye y V 2 aumenta. Si las regiones de corte son ignoradas, M 1 y M 2 oscilan entre las regiones de tríodo y saturación. Por esta razón, la resistencia drenadorfuente no es la misma en ambas regiones, siendo menor en triodo. En esta zona, la resistencia negativa del par cruzado disminuye, por lo que el efecto de carga sobre el oscilador LC aumenta, degradando el ruido de fase. Al disminuir V 1 y aumentar V 2 , una corriente de realimentación i fb desde el nodo V 2 se inyecta en el nodo V 1 a través de los transistores M 4 y M 3 . Esto incrementa i d1 y fuerza al Sigma-Delta Frequency Synthesizer for DVB-SH 38 transistor M 1 a abandonar la zona triodo y a volver a la zona de saturación. La impedancia vista desde el tanque LC hacia el nodo V 1 aumenta debido a la magnificación virtual de la resistencia drenador-fuente de M 1 . Por tanto, la resistencia negativa vista desde el tanque LC conserva su valor durante el ciclo completo de oscilación, ya que la misma explicación se aplica al transistor M 2 , en la segunda fase en la que V 1 aumenta y V 2 decrece. Como se comentó anteriormente, un método común para mejorar el ruido de fase de un VCO es incrementar el consumo de potencia, pero es una solución que merma la capacidad de autonomía de un dispositivo móvil. Con el método propuesto basado en realimentación de corriente se consigue mejorar el ruido de fase sin añadir un consumo extra de potencia. 3.2.2 Diseño del tanque La configuración del tanque se puede ver en la Figura 3.7. Está compuesta por 2 bobinas de valor L/2, las cuales tienen su frecuencia de resonancia a 2.2 GHz. Se ha optado por esta red debido a que si sólo se emplease una bobina, al poseer esta un valor mayor también tendría un factor de calidad Q menor. V CC L/2 L/2 V TUNE C VAR /2 C VAR /2 V OUT Figura 3.7. Configuración del tanque utilizada. Por otro lado, dado que el ancho de banda del estándar DVB-SH cubre solamente 30 MHz (2.17-2.2 GHz), con una configuración diferencial de varactores se puede cubrir todo el rango de frecuencias, siendo el ajuste más preciso dado el menor valor de estos con respecto a una configuración de un solo varactor. Capítulo 3. El Oscilador Controlado por Tensión (VCO) 39 Para el cálculo de los valores del tanque se tomó como elemento de partida los calculados a partir de la ecuaciones (3.3) a (3.7). Mediante simulaciones con Cadence y junto con el amplificador de resistencia negativa, se ajustaron los valores de sus componentes hasta conseguir una oscilación de 2.15 a 2.3 GHz con una variación de la tensión de control (Vtune) de 0 a 1.2 V. Con este rango de trabajo se asegura el barrido dentro de la banda DVB-SH con un amplio margen. Afortunadamente, la tecnología ofrece un generador de inductores muy eficiente que permite ajustar tanto los parámetros físicos como electromagnéticos de estos, tal y como muestra la Figura 3.8. En ella se puede apreciar como los valores de inductancia, número de vueltas, ancho de pistas, factor de calidad… son totalmente configurables para caracterizar de la forma más precisa posible el inductor apto para los requisitos mostrados anteriormente. Debido a que una bobina real no posee una respuesta espectral constante a lo largo de un ancho de banda muy elevado, se ha optado por indicar en dicho gestor que la frecuencia de resonancia a la cual ofrezca el mejor rendimiento sea de 2.185 GHz. Este valor corresponde con el centro de la banda DVB-SH, por lo que el inductor mostrará una respuesta óptima en los 30 MHz que corresponden a este estándar. Del mismo modo en la Figura 3.9 se aprecia la bobina generada por el gestor anterior, ya que la potencia de este permite incluso caracterizar de forma física el layout del inductor, tomando por referencia los valores de diámetro exterior, ancho de pistas, espaciado y número de vueltas calculados. Cabe señalar que el metal empleado para generar la bobina es el Metal 9, es decir, el metal más externo en el proceso tecnológico UMC 90 nm. Esto es debido a que posee una anchura mayor que el resto de metales, lo que permite caracterizar inductores con un alto factor de calidad Q con unas dimensiones mínimas de diámetro exterior y de separación entre pistas. Este último aspecto es una de las mayores ventajas que ofrece dicha tecnología, ya que usualmente en procesos tecnológicos convencionales el factor de calidad de los inductores generados oscila entre 7 y 10, siendo el obtenido en este caso particular superior a 14. Sigma-Delta Frequency Synthesizer for DVB-SH 40 Figura 3.8. Gestor de bobinas de la tecnología UMC 90 nm. Capítulo 3. El Oscilador Controlado por Tensión (VCO) 41 Figura 3.9. Layout de la bobina generada. Finalmente, los valores de los componentes del tanque se pueden ver en la Tabla 3.2. Tabla 3.2. Valores de los componentes del tanque. C VAR 3.824 nF C VAR1 = C VAR /2 1.912 nF C VAR2 = C VAR /2 1.912 nF L 2.28 nH L 1 = L/2 1.14 nF Q=14.1@ 2.185GHz L 2 = L/2 1.14 nF Q=14.1@ 2.185GHz 3.2.3 Diseño final del VCO El circuito final, optimizado para una carga de 50 Ω en cada salida, es el mostrado en la Figura 3.10. Mediante simulaciones, se varió el área, la multiplicidad y la polarización de los transistores, para mantener la oscilación y el máximo nivel posible de tensión a la Sigma-Delta Frequency Synthesizer for DVB-SH 42 salida para todos los valores de tensión de control. En la Figura 3.10 se observan los terminales de alimentación (V CC ), las salidas (V OUT+ y V OUT- ) y la tensión de control V TUNE . El par cruzado lo forman los transistores M 1 y M 2 . El tanque está constituido por el esquema de doble bobina y doble varactor estudiado en las secciones anteriores de este capítulo. La etapa de salida del VCO está formada por transistores que actúan como buffer. El empleo de dicho buffer reduce la influencia de la carga en la frecuencia de oscilación. Para la salida positiva se emplean los transistores M 5 y M 8 mientras que para la salida negativa se utiliza la red formada por los transistores M 6 y M 7 . Las fuentes de corriente están formadas por los transistores M TAIL , M 9 y M 10 . Los valores de dichos componentes se puede observar en la Tabla 3.3. Finalmente, en dicha Figura 3.10 se observa que se ha incluido un condensador C en el tanque de oscilación. Este se ha añadido ya que mejora sustancialmente la pureza del tono generado cuando entra en resonancia con la bobina, permitiendo a los varactores realizar un ajuste de frecuencias más preciso. Capítulo 3. El Oscilador Controlado por Tensión (VCO) 43 V CC L/2 L/2 V TUNE C VAR /2 C VAR /2 M2 M1 M3 M4 M TAIL V OUT M6 M7 M5 M8 M10 M9 V OUT +V OUT - C Figura 3.10. Esquemático final del VCO. Sigma-Delta Frequency Synthesizer for DVB-SH 44 Tabla 3.3. Valores de los componentes del VCO. Transistores M 1 y M 2 multiplicidad=20 W=1 µm L=200 nm M 3 y M 4 multiplicidad=30 W=8 µm L=360 nm M 5 y M 6 multiplicidad=8 W=530 nm L=100 nm M 7 y M 8 multiplicidad=8 W=530 nm L=100 nm M 9 multiplicidad=10 W=600 nm L=250 nm M 10 multiplicidad=14 W=500 nm L=100 nm Tanque C VAR 3.824 pF C VAR /2 1.912 pF L 2.3 nH con Q=14 a 2.2 GHz L/2 1.15 nH con Q=14 a 2.2 GHz C 1.364 pF 3.2.4 Layout del VCO El layout del VCO se ha diseñado procurando tener la mayor simetría posible entre las dos ramas del circuito diferencial. Con el fin de reducir la influencia de los gradientes de dispersión en las prestaciones del VCO, se sitúan los elementos emparejados según la técnica de centroide común [JAC98]. El layout se ha dibujado intentado reducir el área del circuito lo máximo posible e introducir la menor degradación por las pistas de conexión. Dicho layout del VCO se puede observar en la Figura 3.11. Junto con los pads de conexión, utilizados para la realización de la medida del circuito sobre la oblea, las bobinas son los elementos que más área ocupan. La disposición y conexión de los inductores se ha realizado para que la inductancia y resistencia adicional que introducen debido al conexionado con el resto del tanque sea mínima. De esta manera se asegura que la inductancia y calidad finales no difieran del valor considerado inicialmente. Por otra parte, no se pueden situar las bobinas tan cerca entre sí o junto a otros componentes como se Capítulo 3. El Oscilador Controlado por Tensión (VCO) 45 desee. En torno a las espiras metálicas integradas se encierran campos electromagnéticos que pueden interactuar con pistas metálicas y otros elementos del layout. Esto degradaría las prestaciones del inductor. Figura 3.11. Layout del VCO diseñado. En la Figura 3.12 se observa un detalle del núcleo del circuito, en la cual se aprecian las altas multiplicidades de los transistores utilizados, necesarias para cumplir los requisitos establecidos por el estándar, de acuerdo con la tecnología utilizada. Del mismo modo, cabe destacar el alto nivel de simetría utilizado para la implementación física, tal y como se comentó anteriormente. Sigma-Delta Frequency Synthesizer for DVB-SH 46 Figura 3.12. Detalle del layout del VCO. Entre los pormenores asociados al diseño del layout del VCO, es destacable señalar las exigencias asociadas al proceso de fabricación UMC 90 nm. Entre estos requisitos, el más restrictivo el concerniente a los problemas de antena. Estos problemas aparecen cuando se intenta conectar la puerta de un transistor MOS a través de una pista de metal muy larga, o con una estructura metálica con una gran densidad. Por tanto, cuando se produce esta situación, el proceso tecnológico interpreta dicha pista de metal como una antena, la cual puede irradiar componentes de señal que interfieren negativamente en el correcto funcionamiento del circuito. Otro problema asociado a esta situación es que se pueda dar el caso de que se puede destruir el propio transistor al que está conectada la pista, ya que dicho efecto antena puede amplificar señales espurias generadas por el chip y someter la puerta del transistor a picos de tensión para los que no ha sido diseñado. Capítulo 3. El Oscilador Controlado por Tensión (VCO) 53 forma se evita introducir un acoplador y se conecta la otra salida del VCO a una carga de 50 Ω . Así, la impedancia que ve el VCO a la salida es la misma que la simulada, es decir, 50 Ω . A la hora de medir potencia del VCO se emplean elementos que introducen pérdidas no consideradas en las simulaciones. Estos elementos son los cables de RF, los codos de conexión, los DC-blocks, las puntas de medida y el contacto entre las puntas de medida y el pad para medidas on-wafer. Para conocer con precisión las prestaciones del VCO es necesario calibrar estas pérdidas. Para ello se realiza una calibración empleando el montaje ilustrado en la Figura 3.19. ANALIZADOR DE ESPECTROS GENERADOR DE SENAL SUBSTRATO DE CALIBRACION "THRU" PUNTA GSG PUNTA GSG DC-BLOCK CABLE RF DC-BLOCK CABLE RF Figura 3.19. Esquema de montaje requerido para realizar la calibración de las pérdidas de potencia en la medida de los VCO. A partir de un generador se suministra una potencia determinada. Parte de ésta se pierde en los cables, codos, puntas, DC-blocks y en los contactos entre puntas de medida y el “THRU” del substrato de calibración. En el analizador de espectros se mide la potencia que llega y se calcula la atenuación sufrida. Para una correcta calibración, debe de haber los mismos elementos entre el generador de señal y el substrato de calibración como entre el analizador de espectros y el substrato. Es importante destacar dos aspectos que introducen cierta imprecisión en esta calibración. Por una parte, el “THRU” está constituido por una pista de oro de 100 µm de Sigma-Delta Frequency Synthesizer for DVB-SH 54 anchura por 300 µm de longitud. Además, esta pista se encuentra sobre un sustrato cerámico aislante. Por ello, esta estructura introduce una atenuación, aunque se puede considerar despreciable. Por otra parte el oro es un material más maleable que la aleación de aluminio, de la que están constituidos los pads para medidas on-wafer. Así, el contacto entre las puntas de medida y la estructura “THRU” introduce menos atenuación que el contacto entre las pistas y los pads del VCO. Por tanto, la medida de la potencia del VCO lleva asociada cierta imprecisión. Dicha imprecisión está causada por la imposibilidad de calibrar correctamente la atenuación del contacto entre pad y punta de medida. Como resultado de la calibración se ha obtenido que el conjunto de los cables de RF, codos, DC-blocks, contactos entre la punta de medida y la estructura de oro suponen una atenuación total de 1.1 dB. 3.3.2 Medida de la curva tensión-frecuencia y potencia de salida. Las medidas han sido realizadas utilizando el esquema de la Figura 3.18. Se ha hecho un barrido de la tensión de control de 0 a 1.2 V obteniéndose la Tabla 3.5. En ella se aprecian la potencia y frecuencia de salida del VCO. Teniendo en cuenta que la calibración de los cables de medida, DC-Blocks,… fue de 1.1 dB, en la tercera columna de dicha tabla se representa el valor de potencia obtenida tras la corrección. Tabla 3.5. Medida de la potencia y frecuencia de salida de VCO. Frecuencia Fundamental Vtune (V) P (dBm) P corregida (dBm) Frec (MHz) 0 -11,97 -10,87 1833 0,2 -11,92 -10,82 1829 0,4 -12,02 -10,92 1821 0,6 -11,87 -10,77 1803 0,8 -11,85 -10,75 1782 1 -11,94 -10,84 1739 1,2 -11,89 -10,79 1725 Capítulo 3. El Oscilador Controlado por Tensión (VCO) 55 Del mismo modo en la Figura 3.20 se encuentra la representación gráfica de la curva Vtune vs Frecuencia a partir de los valores obtenidos en dicha tabla. Si bien la curva obtenida posee un alto grado de similitud con la obtenida en simulaciones (ver Figura 3.15), cabe destacar que la frecuencia de oscilación se ha traslado a un rango de frecuencias menor. 0,0 0,2 0,4 0,6 0,8 1,0 1,2 1720 1740 1760 1780 1800 1820 1840 Frecuencia (MHz) Vtune (V) Figura 3.20. Curva medida tensión vs frecuencia del VCO. En la Figura 3.21 se confirma esta desviación de frecuencias con una imagen obtenida del analizador de espectros. La explicación a este contratiempo viene dada por las capacidades parásitas asociadas a la red que fue necesaria introducir en la interconexión del tanque de oscilación con las puertas de los transistores del par de resistencia negativa (ver Figura 3.13) impuesta por la foundry para solucionar los problemas de antena. Esto es debido a que dicha red, al conectarla al VCO, no pudo ser caracterizada por simulaciones. Sigma-Delta Frequency Synthesizer for DVB-SH 56 Figura 3.21. Espectro de salida del VCO (Atenuación de 10 dB). La respuesta se encuentra en que los simuladores empleados no eran capaces de obtener una solución convergente al introducir los dos diodos en inversa en el camino de oscilación, ni siquiera obtener una respuesta transitoria en el dominio del tiempo. Tras intentar arduamente cambiar los métodos de simulación e integración matricial dados por el software, como son los métodos Euler, Trap, Traponly, Gear2, TrapGear2,… no se pudo evaluar el comportamiento del circuito antes de ser fabricado. Este mismo caso ocurrió con los demás circuitos diseñados, ya que la propia foundry impuso un máximo de 3 días para corregir los errores, o los circuitos no serían procesados. Sin embargo, es posible caracterizar la influencia dada por la red de diodos según en siguiente método. En primer lugar, se establece la desviación de frecuencia (F des ) a través de la ecuación (3.8): )(2 1 red des CCL F + = π (3.8) Capítulo 3. El Oscilador Controlado por Tensión (VCO) 57 Dicha fórmula se reconoce por ser la encargada de determinar la frecuencia de oscilación de un tanque LC. El valor de F des se obtiene sabiendo que el valor de oscilación para 0 V es de 1,833 GHz (ver Figura 3.21). El valor de L es de 2.3 nH y el valor de C=3.276 pF se corresponde con el valor de la capacidad que conforman los varactores y el condensador del tanque de oscilación (ver Tabla 3.3). Por tanto C red se corresponde con el valor de la capacidad parásita asociada a la red de diodos. Realizando los cálculos oportunos, se obtiene que: pFC ed r 125,0= (3.9) De este modo queda determinada la influencia en términos de capacidad parásita asociada a la red para evitar los problemas de antena. Si bien se muestra como un valor pequeño, asociado a 2 diodos en inversa, su influencia ha impedido que el VCO ajuste su salida al rango de frecuencias especificado inicialmente. Para finalizar este apartado, en la Tabla 3.6 se muestra un resumen de las medidas y las simulaciones del VCO en términos de frecuencia de oscilación, potencia de salida y consumo de corriente. En este último apartado es destacable señalar que el valor de las simulaciones está referido al consumo del núcleo del VCO y los buffers de salida de adaptación a 50 Ω, es decir el consumo total del circuito completo. Del mismo modo, se observa que si no hubiese sido necesario emplear la red de diodos para solucionar los problemas de antena, el funcionamiento del VCO medido habría sido muy similar al obtenido en las simulaciones. Tabla 3.6. Comparación entre medidas y simulaciones del VCO (Fosc, Psalida y Consumo). Simulación Medida Frecuencia de Oscilación 2,24-1,95 GHz 1,83-1,72 GHz Potencia de salida -10,19 dBm -10,87 dBm Consumo de corriente 16,4 mA 16,8 mA Consumo de potencia (Vbias=1.2 V) 19,68 mW 20,16 mW Sigma-Delta Frequency Synthesizer for DVB-SH 58 3.3.3 Medida del ruido de fase El ruido de fase consiste en el cálculo de la diferencia de potencia que existe entre la señal portadora y un offset de frecuencia respecto a esa señal. Al fin y al cabo lo que se intenta cuantificar es el ruido que está introduciendo el oscilador en la señal que él mismo genera a una distancia frecuencial de la portadora. Dicho ruido de fase suele expresarse en dBc/Hz a un cierto offset de la portadora, por ejemplo, a 100 KHz. Figura 3.22. Ruido de fase del VCO (Vtune= 0 V). Figura 3.23. Ruido de fase del VCO (Vtune= 1 V). Capítulo 3. El Oscilador Controlado por Tensión (VCO) 59 El ruido de fase se ha medido para una tensión de control de 0 V y 1 V, tal y como muestran las Figura 3.22 y Figura 3.23 respectivamente. Ha sido necesario seleccionar en el analizador la función promedio (AVERAGE = ON) para obtener medidas más constantes. Esto se representa en ambas figuras para las señales indicadas como “Trace 2”. En la Tabla 3.7 se indican los valores obtenidos para los valores de tensión de control y para diferentes valores de desviación frecuencial. Del mismo modo, también se incluye una caracterización del ruido de fase asociado al VCO a través de un promedio de ambas medidas. Dicho valor promedio es el empleado para la comparación con las simulaciones post layout realizadas, tal y como muestra la Tabla 3.8. En ella se aprecia el alto parecido entre ambos resultados, lo que se traduce en que los modelos de los transistores, resistencias, condensadores,… dados por la tecnología UMC 90 nm poseen un elevado grado de caracterización realista. Tabla 3.7. Ruido de fase del VCO medido y promediado. Desviación Ruido de fase Vtune = 0 V Frec = 1833 MHz 100 KHz -88,6 dBc/Hz 1 MHz -114,34 dBc/Hz 5 MHz -129 dBc/Hz Vtune = 1 V Frec = 1739 MHz 100 KHz -84,62 dBc/Hz 1 MHz -110,05 dBc/Hz 5 MHz -122 dBc/Hz Ruido de fase promedio del VCO 100 KHz -86,61 dBc/Hz 1 MHz -112,19 dBc/Hz 5 MHz -125,5 dBc/Hz Sigma-Delta Frequency Synthesizer for DVB-SH 60 Tabla 3.8. Comparativa del Ruido de fase del VCO medido y simulado. Desviación Ruido de fase Ruido de fase promedio del VCO 100 KHz -86,61 dBc/Hz 1 MHz -112,19 dBc/Hz 5 MHz -125,5 dBc/Hz Ruido de fase simulado del VCO 100 KHz -85 dBc/Hz 1 MHz -111,5 dBc/Hz 5 MHz -130 dBc/Hz 3.4 Resumen En este capítulo se ha abordado el diseño, implementación física y medida del VCO para DVB-SH. El circuito está basado en un tanque LC con una red de resistencia negativa. Dicha red ha sido diseñada mediante un novedoso método de reducción del ruido de fase a través de realimentaciones de corriente. Esto permite operar a los transistores del par oscilante en regiones cercanas a saturación en todo el ciclo de oscilación, donde el ruido de fase es menor. Del mismo modo, se ha procedido a la medida del Oscilador, en los términos que lo definen completamente: ruido de fase, potencia de salida, consumo y variación de frecuencia. Se comprobó que el funcionamiento del circuito es muy similar al obtenido en simulaciones en los casos del ruido de fase, consumo y potencia de salida. Esto se tradujo en la corroboración del alto grado de realismo que ofrecen los modelos de los transistores y componentes pasivos suministrados por la tecnología. Sin embargo, debido a la imposición de la foundry de incluir una red de diodos en el camino de oscilación para evitar problemas de antena, la frecuencia de salida del VCO se vió modificada. Al no ser posible la caracterización de la influencia de dicha red mediante simulaciones, no se pudo evaluar su comportamiento antes de ser medido. Capítulo 3. El Oscilador Controlado por Tensión (VCO) 61 En el siguiente capítulo se emprenderán los diseños del Divisor Rápido entre 2 y el Divisor Programable respectivamente. Ambas estructuras se definen como piezas claves en la cadena que conforma un sintetizador de frecuencias. Sigma-Delta Frequency Synthesizer for DVB-SH 62 Capítulo 4. Divisor Rápido y Divisor Programable 69 Figura 4.3. Layout del VCO con el divisor rápido. En la Figura 4.3 se observa la integración de dichos circuitos. En ella se aprecia que el área del divisor es insignificante en comparación con el chip total. Por tanto para poder atisbar la situación del divisor dentro del sistema completo es necesario realizar un zoom, tal y como muestra la Figura 4.4. Sigma-Delta Frequency Synthesizer for DVB-SH 70 Figura 4.4. Zoom del Layout del Divisor Rápido. En dicha figura se aprecian las resistencias, así como la disposición de los transistores, teniendo en cuenta en todo momento la simetría del sistema, lo que evitará una mayor capacidad parásita asociada a una rama del divisor, reduciendo por tanto la discrepancia entre ambas entradas. Cabe destacar que la entrada del divisor no está conectada directamente a la salida del VCO. Esto es debido a la diferencia de impedancias de ambos dispositivos, lo que se traduce en una pérdida significativa de señal y de potencia útil de señal a procesar. Para solucionar este problema se ha optado por interconectar un buffer de adaptación de impedancias entre ambas etapas, utilizando para ello una estructura basada en un transistor NMOS y un transistor PMOS en configuración inversora, tal y como muestra la configuración esquemática de la Figura 4.5. Gracias a esta solución, se obtiene un nivel de señal óptimo a la entrada del divisor, al regenerar y adaptar a este la señal de salida del VCO. Capítulo 4. Divisor Rápido y Divisor Programable 71 M 1 M 2 IN OUT Figura 4.5. Esquemático del buffer de adaptación utilizado. Para poder maximizar las prestaciones del buffer, este se ha diseñado teniendo en cuenta las discrepancias que suelen presentar entre sí los transistores P y N. La razón es que ambos dispositivos no ofrecen las mismas prestaciones para un tamaño dado de transistor. De este modo, para igualar las prestaciones de ambos transistores y que de cara a una señal de entrada se muestre a la salida la misma amplitud de regeneración tanto en su semiciclo positivo como en su semiciclo negativo, se ha seguido el criterio de diseño basado en utilizar el doble de tamaño para el transistor PMOS con respecto al transistor NMOS. A modo de aclaración, es preciso señalar que dada la salida diferencial del VCO, es necesario implementar un buffer de regeneración para cada una de las ramas que atacan al divisor. Finalmente, al igual que en el caso del VCO, hubo que solucionar los problemas de errores de antena que detecta el proceso tecnológico UMC 90 nm, tal y como se comentó en la sección 3.2.4 del Capítulo 3. Al igual que en este caso, se optó por la solución basada en red de diodos en inversa, como se muestra en la Figura 3.13. Como en el caso anterior, en este diseño basado en la unión del oscilador con el divisor, surgieron problemas de convergencia en los simuladores empleados para obtener la respuesta post-layout. Al encontrase unidos dos dispositivos en un mismo chip, los problemas de antena también surgieron en el interconexionado entre ambos. Este extremo se produjo dada la distancia Sigma-Delta Frequency Synthesizer for DVB-SH 72 que era necesario salvar para unir tanto la salida del VCO como la entrada del divisor. Del mismo modo, surgieron complicaciones asociadas a las capacidades parásitas propias de los diodos en inversa, así como a la propia configuración de la red y de la señal a tratar. Al entrar en juego dicha red, la capacidad parásita asociada puede sumarse a la que conforma el tanque, desplazando su frecuencia de oscilación. Por tanto, tal y como se explicó en el Capítulo 3, fue necesario prescindir de la red de diodos en la interconexión del tanque LC con la red de resistencia negativa y en la conexión con el divisor para poder realizar las simulaciones post-layout que se muestran en la siguiente sección. 4.1.4 Simulaciones post-layout Una vez diseñado el divisor por 2 e interconectado físicamente junto al VCO en el layout que se muestra en la Figura 4.3, se ha procedido a la simulación del sistema completo para comprobar su correcto funcionamiento. Al igual que en el caso del VCO independiente, se ha utilizado el software Cadence, con los simuladores Harmonic Balance y SpectreS. Ambos simuladores, a pesar de poseer una gran eficiencia, pecan de poseer serios problemas de convergencia a la hora de simular sistemas que posean altos requisitos de cómputo, tales como la unión de un VCO con un divisor. Por tanto es necesario restringir sus requisitos y establecer correctamente los tiempos intermedios entre cálculos, así como el número de iteraciones máximas para encontrar una solución convergente, para evitar que las simulaciones lleguen a un punto de inflexión en el que el simulador deba abortar la operación. Estos problemas se agravan al tener en cuenta los efectos que provocan la red de diodos en inversa que se comentaron en la sección anterior. Solucionados los problemas concernientes a la convergencia del software de simulación, se obtuvieron los resultados que se resumen en las siguientes figuras, que serán explicadas a continuación. La Figura 4.6 muestra la simulación post-layout del ruido de fase de la unión del VCO con el divisor. Se observa que para un offset de 1 MHz el ruido de fase es de -117 dBc/Hz, mejorando ampliamente los -95 dBc/Hz especificados por el estándar, e incluso el asociado al VCO independiente en unos 6 dB. Capítulo 4. Divisor Rápido y Divisor Programable 73 Con esta mejora significativa de aproximadamente 6 dB en el ruido de fase, se puede vislumbrar el correcto funcionamiento de los buffers utilizados para unir la salida del VCO con la entrada del divisor, amplificando y adaptando la señal para ser traslada en frecuencia gracias a la configuración single bias latch. En la Tabla 4.1 se muestra un resumen del ruido de fase simulado. 10 0 10 1 10 2 10 3 10 4 10 5 10 6 10 7 Relative Frequency(Hz) 50.0 25.0 0 -25.0 -50.0 -75.0 -100 -125 -150 75.0 Phase Noise(dBc/Hz) M1(1.05MHz,-117.1dBc/Hz) Figura 4.6. Simulación post-layout del ruido de fase de la unión del VCO con el divisor. Tabla 4.1. Ruido de fase de la unión del VCO con el divisor rápido obtenido de las simulaciones postlayout. Offset de 100 kHz -86 dBc/Hz Offset de 1 MHz -117,1 dBc/Hz Offset de 5 MHz -136,2 dBc/Hz La Figura 4.7 muestra la curva de frecuencia de salida en función de la tensión de control de la unión del VCO con el divisor rápido. Se observa que la frecuencia de salida del sistema varía de 1 a 1.12 GHz para una Vtune de 1.2 V a 0 V respectivamente, siendo estos valores exactamente la mitad que los obtenidos para el VCO independiente, barriendo el rango requerido en las especificaciones (0.74-0.84 V). Sigma-Delta Frequency Synthesizer for DVB-SH 74 Dicha curva muestra el correcto funcionamiento del divisor rápido, mostrando una respuesta bastante lineal en el rango correspondiente a la mitad de frecuencia asociada al estándar DVB-SH. (1.085-1.1 GHz). DVB-SH Band 1.125 1.1 1.075 1.05 Frec(GHz) M0(0.748V,1.1GHz) M1(0.838V,1.085GHz) 0.25 0.5 0.75 1 1.25 Vtune(V) Figura 4.7. Simulación post-layout de la curva de frecuencia de salida en función de la tensión de control. Al igual que en el caso del VCO independiente, para comprobar el rango dinámico de la señal a la salida del sistema, se han realizado simulaciones del transitorio. Para ello se ha utilizado el simulador SpectreS. En la Figura 4.8 se observa la respuesta transitoria para la salida diferencial, conservando una tensión de aproximadamente 300 mV de pico a pico, con un periodo de 950.1 ps, lo que se traduce en una frecuencia de oscilación de 1.05 GHz para una Vtune de aproximadamente 1V. Es destacable comentar que el consumo de potencia del divisor rápido se corresponde con una ínfima corriente de 200 µA para una tensión de polarización de 1.2 V, lo que se traduce en que la unión de ambos sistemas no implica una aumento significativo de consumo con respecto a la configuración formada exclusivamente por el oscilador controlado por tensión. Capítulo 4. Divisor Rápido y Divisor Programable 75 50.0 52.5 55.0 57.5 60.0 62.5 time(ns) 1.00 0.75 0.50 0.25 1.25 Voltage(V) M0(950.1ps) Figura 4.8. Señal transitoria de salida del sistema. Finalmente, a modo de aclaración, no hay que olvidar que el siguiente bloque conectado al divisor rápido es el divisor programable, por lo que a su entrada poseerá un comparador de niveles para pasar del dominio analógico al digital la señal de la Figura 4.8. 4.1.5 Medida del Divisor Rápido En este apartado se procederá a mostrar las medidas obtenidas con el chip, siguiendo para ello la misma metodología utilizada en la sección 3.3 del Capítulo 3 referente a la medida del VCO, ya que ambos sistemas comparten el mismo set-up. Del mismo modo, en la Figura 4.9 se observa una fotografía del chip fabricado con el circuito formado por el VCO y el divisor resaltado en rojo. Sigma-Delta Frequency Synthesizer for DVB-SH 76 Figura 4.9. Fotografía del chip fabricado con el VCO + Divisor resaltado. Capítulo 4. Divisor Rápido y Divisor Programable 77 Figura 4.10. Set-up de medida del VCO con el Divisor. 4.1.5.1 Medida de la curva tensión-frecuencia y potencia Las medidas han sido realizadas utilizando el esquema de la Figura 4.10. Se ha hecho un barrido de la tensión de control de 0 a 1.2 V obteniéndose la Tabla 4.2. En ella se aprecian la potencia y frecuencia de salida del tándem formado por el VCO y el divisor. Del mismo modo, al igual que en la medida del VCO sólo, sabiendo que la calibración de los cables de medida, DC-Blocks,… fue de 1.1 dB, en la tercera columna de dicha tabla se representa el valor de potencia obtenida tras la corrección. Sigma-Delta Frequency Synthesizer for DVB-SH 78 Tabla 4.2. Medida de la potencia y frecuencia de salida de VCO. Frecuencia Fundamental Vtune (V) P (dBm) P corregida (dBm) Frec (MHz) 0 -9,84 -8,74 912 0,2 -9,72 -8,62 910 0,4 -9,68 -8,58 902 0,6 -9,71 -8,61 897 0,8 -9,65 -8,55 884 1 -9,54 -8,44 865 1,2 -9,62 -8,52 858 Figura 4.11. Espectro de salida del divisor. 85 Capítulo 5 Modulador Sigma Delta Los moduladores Sigma-Delta se han aplicado en una gran variedad de circuitos electrónicos debido a que ofrecen la posibilidad de conseguir altas resoluciones con circuitos sencillos. En los sintetizadores de frecuencia, la modulación Sigma-Delta se suele aplicar para sintetizar el valor de división fraccional [ZAR05], por lo que una señal SigmaDelta modulada controla el módulo del divisor de la frecuencia instantánea [DUA09]. El presente capítulo está organizado de la siguiente manera. En primera instancia se dará una introducción a la modulación Sigma Delta, estudiando las características que la definen. En segundo lugar se pasará al diseño de moduladores Sigma Delta en tiempo continuo, utilizando diferentes metodologías. Seguidamente, se realizarán el layout y las medidas del circuito físico. Finalmente, se darán soluciones a los problemas que puedan surgir, exponiéndose las conclusiones obtenidas. Sigma-Delta Frequency Synthesizer for DVB-SH 86 5.1 Introducción a la modulación Sigma Delta Los moduladores Sigma-Delta se emplean fundamentalmente para realizar convertidores de tipo Analógico/Digital y Digital/Analógico [BRO90], [BAI96], [BRE01], [PAY09]. Para ilustrar el principio de funcionamiento de un modulador Sigma-Delta se ha tomado la arquitectura básica de la Figura 5.1. El modulador Sigma-Delta clásico de primer orden está compuesto por un integrador, un muestreador, un cuantificador uniforme de un bit y un convertidor digital analógico (DAC) en el camino de realimentación. DAC u(n) x(n) y(n) f s _ Figura 5.1 Modulador Sigma-Delta Clásico. El modulador de primer orden es un ejemplo académico que servirá para explicar el funcionamiento de estos moduladores, ya que en la realidad nunca se utiliza debido a las limitaciones que presenta, las cuales se verán más adelante. Observando la Figura 5.1, el modulador reduce la diferencia que hay entre la entrada y la salida en pasos sucesivos. Si se promedia la salida, se observa que poco a poco esta se va acercando más al valor de la señal de entrada. En teoría, si se promedian infinitas muestras a la salida del modulador, el error del sistema quedaría reducido a 0. El sistema así formado es fuertemente no lineal. Sin embargo, es posible establecer un modelo lineal suponiendo que el cuantificador es una fuente de ruido blanco, uniformemente distribuido, y no correlado con la señal de entrada. Esta aproximación, ampliamente utilizada en diversos sistemas que incluyen cuantificadores, es válida bajo las condiciones descritas en [GRA97]. El ruido aportado por el cuantificador es considerado aditivo a la salida del integrador, tal como muestra la Figura 5.2. Capítulo 5. Modulador Sigma Delta 87 Figura 5.2 Modulador Sigma-Delta lineal. Empleando la teoría de sistemas lineales (ecuación (5.1)), se puede demostrar que la salida está compuesta por la suma de la señal de entrada filtrada y el ruido de cuantificación filtrado. Al aplicar la transformada Z sobre el sistema (ecuación (5.2)) se observa que el camino de filtrado del ruido de cuantificación es diferente del camino de filtrado de la señal de entrada. ])1[ ~ ][ ~ (]1[ ~ ][ ~ − − + − = nenenunv (5.1) )()1()()( 11 zEzzUzzV −− −+= (5.2) Como se aprecia en dichas ecuaciones, el modulador actúa como un elemento de retardo para la entrada (U) y como un filtro paso alto para el ruido de cuantificación (E). Esto demuestra que, tal y como se muestra en la Figura 5.3, el ruido de cuantificación queda atenuado en una determinada banda de frecuencia próxima a cero. El ruido de cuantificación que queda fuera de la banda de interés se podrá filtrar digitalmente con posterioridad. La etapa de filtrado digital incorpora usualmente un filtro de diezmado. Sigma-Delta Frequency Synthesizer for DVB-SH 88 Figura 5.3 Actuación de un modulador Sigma-Delta A la relación entre la frecuencia de muestreo empleada en la modulación y la frecuencia de Nyquist se le denomina relación de sobremuestreo, OSR (Over Sampling Rating) (ecuación (5.3)). B s N s f f f f OSR 2 == (5.3) donde f S es la frecuencia de muestreo, f N la frecuencia de Nyquist y f B el ancho de banda del modulador. Para aumentar la resolución del modulador se puede incrementar el orden de filtrado, el número de bits empleados en la cuantificación y/o incrementar la OSR. En general se definen dos funciones de transferencia asociadas a un modulador Sigma-Delta. Una función de transferencia para el ruido de cuantificación o NTF (Noise Transfer Function) y otra función de transferencia distinta para la señal de entrada o STF (Signal Transfer Function). La señal de salida del modulador Sigma-Delta se puede expresar en función de estas dos funciones de transferencia según la ecuación (5.4). La Figura 5.4 muestra el diagrama de bloques general de un modulador Sigma-Delta totalmente discreto, en el cual el proceso de muestreo de la señal ocurre fuera del bucle de realimentación. Capítulo 5. Modulador Sigma Delta 89 H(z) DAC y(n) _ e(n) u(t) u(n) Figura 5.4 Modulador Sigma-Delta discreto. En la ecuación (4.4) se aprecia que los polos de H(z) serán los ceros de la NTF(z), y que para frecuencias donde H(z) >>1, ).()( zUzY ≈ )(1 1 )( )(1 )( )()()()()( E zH zU zH zH zEzNTFzUzSTFzY + + + =⋅+⋅= (5.4) Si se incrementa el orden de filtrado del modulador, esto supone un incremento de la NTF. Cuanto más agresiva es la NTF, más resolución puede tener el modulador. Sin embargo, como se ha estudiado en la literatura [SCH05], cuanto mayor sea el orden del modulador, mayores serán los problemas de estabilidad. Por otro lado, normalmente un modulador Sigma-Delta está especificado a través de su función de transferencia para el ruido de cuantificación (NTF). La resolución de un modulador Sigma-Delta se define en base a la relación máxima de señal a ruido (SNR) que puede obtenerse en su señal de salida. En un cuantificador uniforme, se estima de forma aproximada la SNR máxima con la ecuación (5.5) [JOH97]. dBNSNR uniforme 76,102,6 + = (5.5) donde N es el número de bits del cuantificador. Teniendo en cuenta la ecuación (5.5), se define la resolución de un modulador Sigma-Delta con la ecuación (5.6). Sigma-Delta Frequency Synthesizer for DVB-SH 90 bits dBSNR ENOB mбxima 02 . 6 76.1)( − = (5.6) donde ENOB se refiere al número de bits efectivos del convertidor A/D obtenido. Tal y como se ha comentado al principio de este apartado, los moduladores SigmaDelta de primer orden tienen solamente una función académica. El motivo es debido a que el propio modulador introduce ruido en la banda de la señal cuando la entrada es una señal continua o de muy baja frecuencia. Esto es, cuando el modulador recibe una señal en continua intenta llegar a un error de valor nulo, cuando lo alcanza vuelve a empezar la misma búsqueda. Si no hay ruido en la entrada, este proceso será cíclico, con una periodicidad que dependerá del valor de la señal de entrada. Y, en caso de que este periodo sea lo suficientemente largo, su frecuencia podría entrar dentro de la banda base, y por lo tanto, no sería eliminada. Esto introduce señales periódicas en la señal de salida (idle tones) [CAN81]. Existen diversos métodos para solucionar este problema, como añadir ruido a la señal de entrada. Del mismo modo, también existen otras posibilidades como aumentar el orden del modulador. Con esta última solución, además de evitar los idle tones [CAN85], se aumentará la SNR. Se ha comprobado que el modelo lineal es útil para estimar la resolución y características de los moduladores de una forma rápida. Sin embargo, deja de funcionar cuando alguna de las condiciones descritas en [GRA97] deja de cumplirse razonadamente bien. Dos casos en los que el modelo lineal no funciona son los siguientes: la generación de tonos no deseados (idles tones) en el espectro de salida explicado anteriormente, y la inestabilidad del modulador. Ambos problemas han sido tratados ampliamente en la literatura [NOR97], [CHE98], [CHE00]. Este último contratiempo será estudiado en la siguiente sección. Capítulo 5. Modulador Sigma Delta 91 5.2 Estabilidad de los moduladores Sigma-Delta Con el modelo de la Figura 5.2, el cual supone el cuantificador lineal, la estabilidad del sistema vendrá determinada solamente por el filtro de lazo H(z). Sin embargo, a la hora de analizar la estabilidad se ha de tener en cuenta que el cuantificador no es ideal y, por lo tanto influirá en ésta [SCH05]. Para entender esto, si se tiene una señal demasiado grande, la entrada del primer integrador será positiva en todo el intervalo y, la salida del mismo crecerá sin límite haciendo el lazo inestable. El rango de magnitudes de entrada sobre las que el modulador funciona correctamente es llamado rango de entrada estable. La operación del modulador será correcta si el filtro de lazo permanece lineal (las señales de entrada no saturan los elementos activos) y si el cuantificador no es sobrecargado. Por lo tanto, el rango de entrada estable debe ser menor o igual que el fondo de escala (FS) del DAC de realimentación, especialmente si se emplea una cuantificación de un bit este rango debería ser un poco menor al FS. Esta pérdida en el rango se debe más a los efectos no lineales de la sobrecarga del cuantificador, que al hecho de que haya un rango lineal insuficiente en el filtro de lazo. Si la NTF es “Conditio sine qua non ” para describir las propiedades de estabilidad de un modulador de un bit, una cuestión importante será “¿Qué características de la NTF serán necesarias para que el modulador sea estable?”. Desafortunadamente, no existe una respuesta simple y exacta [SCH05]. Los resultados probados son generalmente demasiado restrictivos o aplicables solamente para moduladores específicos con entradas constantes. El criterio de estabilidad más usado es el criterio de Lee [NOR97] el cual establece: Un modulador Sigma-Delta binario con una NTF(z) es probable que sea estable si ( (( ( ) )) ) 5.1max < << < jw eNTF Donde ( ) jw eNTFmax es la ganancia máxima de la NTF en todas las frecuencias, también conocida como la norma infinito de la NTF (cuya notación matemática es ∞ NTF ). Este criterio no es ni necesario ni suficiente para garantizar que un sistema sea estable. No obstante, debido a su simplicidad, es ampliamente usado. Sigma-Delta Frequency Synthesizer for DVB-SH 92 5.3 Moduladores Sigma-Delta en Tiempo Continuo La mayoría de los moduladores Sigma-Delta que se han desarrollado en los últimos años emplea las técnicas de condensadores conmutados [BAI96], ya que es relativamente sencillo aplicar las matemáticas del modulador en su implementación. Sin embargo, la frecuencia de muestreo de los moduladores en tiempo discreto está limitada por los tiempos de establecimiento de las etapas del filtrado del modulador [JUI05], [LUH00]. Idealmente, la resolución del modulador está determinada por el orden del filtro, la relación de sobremuestreo y el número de niveles del cuantificador. Por tanto, si es posible incrementar la frecuencia de muestro, manteniendo los demás requisitos, el ancho de banda del modulador se verá incrementado sin perder resolución. Una forma de conseguir velocidades mayores en el reloj de muestreo consiste en implementar el filtro del modulador con circuitos en tiempo continuo (Figura 5.5), tales como circuitos LC, integradores Gm-C o integradores basados en amplificadores operacionales [JEN95]. La limitación de la frecuencia de muestreo de los moduladores Sigma-Delta en Tiempo Discreto (SDTD) es lo que ha determinado la realización de un modulador en Tiempo Continuo (SDTC), puesto que la frecuencia de referencia empleada en el sintetizador es de 40 MHz. Figura 5.5 Modulador Sigma Delta de tiempo continuo. Capítulo 5. Modulador Sigma Delta 93 Los moduladores SDTC son capaces de trabajar a mayores velocidades de reloj de muestreo que los moduladores SDTD. Esto se debe a la limitación en frecuencia que presenta la conmutación de capacidades en un modulador SDTD. Por otra parte, en los moduladores SDTC no aparecen glitches en los nodos de masa virtual de los amplificadores operacionales usados, lo que sí ocurre cuando se emplean circuitos con condensadores conmutados. Otro problema importante que presentan los moduladores SDTD es el fenómeno de aliasing, debido a que dos señales separadas por un múltiplo de la frecuencia de muestreo son indistinguibles. Por tanto, los moduladores SDTD necesitarán un filtro antialiasing a su entrada. Sin embargo, esto puede evitarse en los moduladores SDTC debido a las características propias de filtrado que poseen [CHE00]. Aparte de las ventajas que los moduladores SDTC presentan frente a los moduladores SDTD, para su diseño se ha de tomar en consideración una serie de problemas asociados a éstos [CHE00]. Los moduladores SDTC siguen teniendo los problemas asociados a la incertidumbre del instante de muestreo, o lo que es lo mismo, al jitter de la señal de reloj [CHE00] y a la metaestabilidad del comparador, pero con más influencia sobre la resolución final que en los moduladores SDTD. El mecanismo de producción del jitter del reloj es de origen aleatorio y está incorrelado con la entrada. Sin embargo, el mecanismo por el cual se acopla a la señal de salida requiere de una caracterización matemática complicada [PAT04]. Además, en los moduladores SDTC existe un retraso entre el instante de muestreo y el instante en que se actualiza la salida del DAC como consecuencia de dicho muestreo. Aunque idealmente la corriente de salida del DAC responde inmediatamente al flanco del reloj de muestreo, en la práctica los transistores de los registros del cuantificador y el DAC no pueden conmutar instantáneamente. Este retardo que se origina en el camino de realimentación se denomina retardo de bucle en exceso o ELD (Excess Loop Delay). En los moduladores SDTD no existe un problema análogo por lo que este retardo es característico de los moduladores SDTC. El ELD ha sido ampliamente estudiado por varios investigadores. Una de las contribuciones más detalladas y extensas se puede encontrar en [CHE00]. Sigma-Delta Frequency Synthesizer for DVB-SH 94 Todos los estudios y trabajos sobre el efecto del ELD en los moduladores SDTC concluyen en que causa un aumento de la inestabilidad del sistema, y como consecuencia, un decremento de la resolución alcanzable. Por este motivo, los diferentes investigadores han buscado algún método de compensación. Básicamente existen dos técnicas de compensación publicadas en la literatura. La primera, y más extendida, consiste en hacer una compensación polo-cero en el dominio discreto [CHE00]. La implementación más extendida de este método consiste en añadir un camino de realimentación alrededor del cuantificador [BEN97], [LUH00], [ZHI02]. La ventaja de esta implementación es que las no idealidades del DAC que hay que incluir están conformadas por la NTF del modulador. El inconveniente es que esta compensación puede resultar poco robusta si no se tienen en cuenta las no idealidades del sistema cuando se lleva a cabo la conversión del modulador SDTD en un modulador SDTC. La segunda técnica de compensación consiste también en añadir un cero a H(s). En este caso, en lugar de buscar la cancelación polo-cero en el dominio discreto, el cero se coloca a la frecuencia fija fs/2 [LUH00]. Esto mejora el comportamiento del sistema sin perder demasiada resolución, aunque si el ELD es muy grande puede resultar insuficiente. 5.3.1 Diseño de moduladores Sigma-Delta en Tiempo Continuo Actualmente, existen diferentes herramientas CAD para diseñar la NTF de moduladores SDTD. Sin embargo, no existe una metodología general para el diseño de moduladores SDTC. Principalmente, se pueden emplear dos métodos para el diseño de estos últimos, los cuales se explicarán en este apartado. Una de las metodologías consiste en diseñar el modulador completamente en el dominio analógico [BRE01]. Este método puede resultar relativamente sencillo si se emplean herramientas CAD para el diseño de filtros analógicos, ya que es suficiente con especificar las características más comunes del mismo, tales como el ancho de banda, tipo de filtro, etc. Capítulo 5. Modulador Sigma Delta 101 Figura 5.9 Modulador Sigma Delta de tiempo continuo y orden 2. Tabla 5.1. Valores de los coeficientes calculados. a1 a2 c1 c2 1 1.5 1 1 El siguiente diseño se ha realizado empleando un filtro biquad de orden 2 [WEN06]. De este modo se puede emplear una única realimentación, lo que permite reducir el consumo. Este último circuito ha sido implementado siguiendo el método del diseño en el dominio totalmente analógico. En el siguiente apartado se explicarán con más detalle las estructuras implementadas. 5.4.1 Estructuras para el modulador Sigma-Delta Como se ha comentado anteriormente, se han realizado dos moduladores de orden 2 empleando dos estructuras diferentes. Estas estructuras se muestran en las Figura 5.10 y Figura 5.11, correspondiendo a un diseño basado en la respuesta invariante al impulso y a un circuito basado en filtros analógicos respectivamente. Sigma-Delta Frequency Synthesizer for DVB-SH 102 Figura 5.10 Modulador Sigma-Delta de orden dos empleando integradores. Los elementos más importantes que componen estos moduladores son, en el caso del modulador de la Figura 5.10, los integradores, el comparador y las realimentaciones, y en el caso del modulador de la Figura 5.11, el filtro biquad, el comparador y la realimentación. A continuación, se explicarán cada uno de estos elementos desarrollados. Figura 5.11 Modulador Sigma-Delta empleando un filtro biquad de segundo orden. Capítulo 5. Modulador Sigma Delta 103 Para la implementación de los integradores se ha decidido emplear una estructura Gm-C, la cual está formada por un transconductor (OTA), que básicamente es una fuente de corriente controlada por tensión, y un condensador. La Figura 5.12 muestra una posible implementación siguiendo un esquema diferencial. Figura 5.12 Integrador Gm-C diferencial. En el caso de un filtro biquad, un esquema básico totalmente diferencial se muestra en la Figura 5.13 [PRO96], el cual se ha empleado en el modulador analógico. Como se puede apreciar está compuesto básicamente por transconductores y condensadores. Además, esta configuración biquad es muy útil ya que con ella se pueden producir tanto respuestas paso-bajo como paso-banda [KUM11]. Figura 5.13 Filtro biquad. Sigma-Delta Frequency Synthesizer for DVB-SH 104 Por otro lado, el comparador es un bloque muy importante en el diseño del modulador Sigma-Delta. Éste básicamente compara una señal analógica con otra señal analógica [CHE00] y da como resultado una señal binaria basada en esta comparación. Como ya se ha estudiado anteriormente, un comparador es un circuito no lineal. Figura 5.14 Latch-Comparator + Preamplificador. Existen varios tipos de arquitecturas de comparadores, y en este trabajo se ha decidido emplear un latch-comparator con preamplificador (Figura 5.14) por las ventajas que este presenta, ya que el uso de un preamplificador permite reducir la sensibilidad del comparador. Por último, la implementación de las realimentaciones se muestra en la Figura 5.15. Este circuito básicamente consiste en una fuente de corriente y dos interruptores que conducen la corriente bien hacia el ramal positivo o bien hacia el ramal negativo dependiendo del valor digital de la entrada (D y DB). Es decir, estas realimentaciones se comportan básicamente como un conversor analógico digital (DAC) de un bit. Capítulo 5. Modulador Sigma Delta 105 D k 1 I DB + _ Figura 5.15 DAC de realimentación. Una vez se han explicado los diferentes elementos que componen los moduladores y que son comunes a ambos, el siguiente paso será el diseño de los mismos a nivel de transistores. Para ello se hará uso de la metodología g m /I D [JES10] que se explica de manera pormenorizada en el Anexo C. 5.4.2 Diseño del Amplificador Operacional de Transconductancia En este apartado se aborda el diseño del Amplificador Operacional de Transconductancia (OTA) en la tecnología 90 nm de UMC. Dicho circuito será diseñado empleando la metodología g m /I D (ver Anexo C). Del mismo modo, este bloque conformará el núcleo de los integradores, el filtro biquad y los comparadores que integran los dos moduladores Sigma Delta diseñados. El principal cuello de botella en muchos circuitos analógicos son los amplificadores operacionales. Existen diferentes estructuras de OTAs y será el diseñador quién deba elegir qué estructura tendrá mejores características para las especificaciones requeridas [RAZ01]. Sigma-Delta Frequency Synthesizer for DVB-SH 106 Un OTA se define como una fuente de corriente controlada por tensión. Su transconductancia vendrá dada por la ecuación (5.11) y normalmente está fijada por la transconductancia de la etapa diferencial [DAM08]. −+ − = ININ out m VV I G (5.11) En este trabajo se ha optado por un OTA “cascodo doblado” debido a la ganancia y el amplio ancho de banda que presenta [BAK98]. La estructura de este OTA se observa en la Figura 5.16. Dicho OTA está compuesto por una etapa diferencial NMOS (M 9 y M 10 ). Los transistores M 11 y M 12 proporcionarán la tensión de polarización a M 1 , M 2 , M 7 y M 8 . Las ecuaciones (5.12) y (5.13) dan la ganancia en lazo abierto y el producto de ganancia por ancho de banda, respectivamente. ( ) 2 6 2 4 2 469 PmNmD mmm V ggI ggg A λλ + ⋅⋅ = (5.12) L m C g GBW 9 = (5.13) Donde g mx son las transconductancias de los transistores, I D es la corriente de drenador de M 4 , M 6 y M 8 , C L es la capacidad del nodo de salida y λ N y λ P son los parámetros que modelan la modulación de la longitud del canal para los transistores N y P respectivamente. Capítulo 5. Modulador Sigma Delta 107 Figura 5.16 Cascodo doblado. Teniendo en cuenta que los transistores M 4 y M 6 son complementarios, es decir, g m4 =g m6 , se puede reescribir la ecuación (5.12) en la ecuación (5.14). ( ) 222 69 PND mm V I gg A λλ + ⋅ = (5.14) Para diseñar este OTA según la metodología g m /I D se ha de seguir el flujo de diseño visto anteriormente. Por lo tanto, el primer paso consistirá en fijar las especificaciones (Tabla 5.2). Estas especificaciones se han fijado en base al diseño de otros de amplificadores operacionales vistos en la literatura y empleados en moduladores SigmaDelta. Sigma-Delta Frequency Synthesizer for DVB-SH 108 Tabla 5.2. Especificaciones para el OTA. Ganancia >20 dB Ganancia por ancho de banda >100 MHz Capacidad de salida 0.1 pF Tensión de alimentación 1.2 V Potencia disipada <500 µW A partir de estas especificaciones, se ha decidido fijar la relación g m /I D para los transistores del par diferencial en la región de inversión moderada, puesto que es en esta región donde existe mejor equilibrio entre consumo y características. Con las especificaciones anteriores y las ecuaciones de caracterización se fijan los diferentes parámetros del circuito. La ecuación (5.15) derivada de la ecuación (5.13) especifica la corriente de polarización, la cual ha sido optimizada mediante simulaciones software iterativas, obteniéndose un valor de 20µA. L D D m C I I g GBW 9 = (5.15) Como se ha comentado, es deseable que los transistores del par diferencial de entrada (M 9 y M 10 ) trabajen en la región de inversión moderada (g m /I D ) 9,10 =20. Los transistores del espejo de corriente M 12 , M 11 , M 1 , M 2 , M 7 y M 8 deberán estar en inversión fuerte, para garantizar un buen apareamiento y unas buenas propiedades de ruido [PAI03]. Los tamaños calculados de todos los transistores se muestran en la Tabla 5.3. Además, las tensiones V 1 y V 2 se han fijado a -667mV y 667mV, respectivamente. Estos valores se han calculado haciendo un barrido de diferentes valores en simulaciones. Capítulo 5. Modulador Sigma Delta 109 Tabla 5.3. Relación de tamaños de los transistores del OTA. W/L W (m) L (m) M 1 4 480n 120n M 2 4 480n 120n M 3 2 240n 120n M 4 2 240n 120n M 5 1.25 150n 120n M 6 1.25 150n 120n M 7 1.25 150n 120n M 8 1.25 150n 120n M 9 20 2.4u 120n M 10 20 2.4u 120n M 11 2.5 300n 120n M 12 4 480n 120n Con estos valores se han cumplido las especificaciones dadas inicialmente y en Tabla 5.4 se muestran los resultados obtenidos. Del mismo modo, en la Figura 5.17 se representa la gráfica de la respuesta en frecuencia, siendo el sistema estable con un amplio margen de fase de 84º. Tabla 5.4. Características del OTA diseñado. Ganancia 24 dB Ancho de banda a 3dB 20 MHz Ganancia por ancho de banda 289 MHz Margen de Fase 84,78º Slew Rate 550 V/µs Tensión de salida máxima 1,01 V Tensión de salida mínima 0,004 V Potencia disipada 73,8 µW Transconductancia 6 µS Sigma-Delta Frequency Synthesizer for DVB-SH 110 Figura 5.17 Análisis AC del OTA. 5.4.3 Diseño del Comparador Tal y como se comentó anteriormente, se procederá a la integración de un latchcomparator con preamplificador (Figura 5.14). Típicamente, un preamplificador consiste en una o dos etapas de un comparador en lazo abierto con una ganancia elevada [JUN10]. El uso de este preamplificador permite reducir la sensibilidad del comparador, debido a que si en un principio se tiene una sensibilidad de 5mV y se acopla un preamplificador de ganancia 10, la sensibilidad del sistema será de 500µV. Además, el uso de una etapa de preamplificación reducirá considerablemente el ruido kickback [SAN11], el cual será explicado con detenimiento más adelante. Capítulo 5. Modulador Sigma Delta 117 Cadence. Como ya es conocido, la salida de estos moduladores será una cadena de bits, a la que se realizará un análisis de su densidad espectral de potencia, la cual será procesada en Matlab. Para realizar dichas simulaciones se tomará una frecuencia de entrada de la señal de 20 KHz, ya que con esta frecuencia se obtiene un sobremuestreo elevado y puede observarse fácilmente el efecto de la modulación a la salida. En primer lugar se realizó un análisis del modulador diseñado siguiendo el método de la respuesta invariante al impulso (Figura 5.10). La simulación resultante es la mostrada en la Figura 5.22, donde el análisis del espectro de la salida derivó una SNR de 18dB, con un consumo de 1.84 mW. Por otro lado, se simuló el modulador basado en filtros biquad (Figura 5.11). El espectro de salida del mismo se muestra en la Figura 5.23, donde la SNR obtenida es de 21 dB con un consumo de potencia de sólo 636 µW. Como se ha comentado, el primer modulador posee un consumo de 1.84 mW, mientras que en el segundo sólo consume 1/3 de esta potencia. Esto se debe a que el primer modulador emplea dos realimentaciones. Al igual que ocurrió con otros diseños, d ado que esta tesis está enmarcada dentro de un proyecto de investigación de mayor envergadura, con otros investigadores desarrollando circuitería para un receptor de DVB-SH, surgieron problemas de asignación de área para fabricar un chip con los diseños desarrollados, dadas las limitaciones físicas de este. Por tanto se ha implementado el layout del modulador que mejor rendimiento ha mostrado hasta ahora: el basado en filtros biquad. Dicha implementación será explicada en la siguiente sección. Sigma-Delta Frequency Synthesizer for DVB-SH 118 10 2 10 3 10 4 10 5 10 6 10 7 -80 -60 -40 -20 0 20 40 X: 1.953e+004 Y: 26.38 Frecuencia Magnitud(dB) Figura 5.22 Espectro del modulador con integradores. 10 3 10 4 10 5 10 6 10 7 -120 -100 -80 -60 -40 -20 0 20 40 X: 2e+004 Y: 37.22 Frecuencia Magnitud(dB) Figura 5.23 Espectro de salida del modulador con filtro biquad . Capítulo 5. Modulador Sigma Delta 119 5.6 Layout del modulador Sigma-Delta En este apartado se ha realizado el layout del modulador mostrado en la Figura 5.24. El área total es de 392x794µm 2. Se puede apreciar que la mayor parte del área está ocupada por los pads. En la Figura 5.25 se observa un zoom del núcleo del modulador, donde se aprecia que la mayor parte de esta área está ocupada por los condensadores. Por lo tanto, a la hora de realizar un diseño se han de tener en cuenta las limitaciones con respecto al valor máximo que la tecnología permite para estos dispositivos. Figura 5.24 Layout del modulador Sigma-Delta. Sigma-Delta Frequency Synthesizer for DVB-SH 120 Figura 5.25 Zoom del layout del modulador Sigma-Delta. Una vez diseñado el layout, se ha realizado una simulación post-layout del modulador completo. El espectro de salida de dicha simulación se muestra en la Figura 5.26, donde se ha obtenido una SNR de 18dB, la cual es inferior a la obtenida en la simulación a nivel de esquemático. Comparando ambas simulaciones, es destacable señalar que ambas salidas son prácticamente iguales, apareciendo en la simulación post-layout un segundo armónico debido a las no idealidades. Capítulo 5. Modulador Sigma Delta 121 10 3 10 4 10 5 10 6 10 7 -120 -100 -80 -60 -40 -20 0 20 40 Frecuencia Magnitud(dB) Figura 5.26 Resultado de la simulación post - layout del modulador. 5.7 Medida del Modulador Sigma Delta En este apartado se procederá a mostrar las medidas obtenidas con el modulador Sigma Delta basado en el filtro biquad. La metodología de medida y calibración es similar a la seguida con el VCO en la sección 3.3 del Capítulo 3, pero con la salvedad de poseer un setup diferente, tal y como muestra la Figura 5.27, en la que la señal de salida se mide con un osciloscopio. Del mismo modo, en la Figura 5.28 se observa una fotografía del chip fabricado con el modulador resaltado en rojo. Sigma-Delta Frequency Synthesizer for DVB-SH 122 DC-BLOCK FUENTE DE ALIMENTACION CABLES DC VCC PUNTA SGS CLKBG CLK PUNTA SGS PUNTA SGS VIN+ VINGG FUENTE DE ALIMENTACION CABLES DC PUNTA SGS V1 V2 G D DC-BLOCK GENERADORES DE SENAL GENERADOR DE SENAL DE RELOJ SPLITTER ZFSCJ-2-1 OSCILOSCOPIO Figura 5.27 Setup de medida del modulador. Figura 5.28 Fotografía del chip fabricado con el Modulador resaltado. Capítulo 5. Modulador Sigma Delta 123 En la Figura 5.29, Figura 5.30 y Figura 5.31 se muestran además fotografías del setup real, observándose la complejidad de este. También se aprecia el microscopio utilizado para poder trabajar con el chip y la estación de puntas de medida. Figura 5.29 Fotografía del Set-up de Medida. Figura 5.30 Fotografía de la estación de puntas. Sigma-Delta Frequency Synthesizer for DVB-SH 124 Figura 5.31 Fotografía de las puntas de medida. Como se comentó anteriormente, la salida del modulador fue medida en osciloscopio. El modelo utilizado, Agilent DSO91204A, posee una potencia de procesado propia de un PC, pudiéndose gestionar la señal medida directamente con diverso software como MATLAB, el cual se encuentra instalado en el propio osciloscopio. Del mismo modo, permite guardar los datos en formato .csv para su posterior gestión. Tras realizar a la señal de salida el mismo procesado que se realizó a la señal simulada en Cadence, en la Figura 5.32 se muestra el resultado de la medida. En la Tabla 5.8 se observa un desglose comparativo entre las simulaciones y las medidas del modulador basado en filtro biquad. El funcionamiento del circuito, si bien modula la señal de entrada, no posee una conformación del ruido óptima como un modulador Sigma Delta clásico. Del mismo modo, los tonos que aparecieron en las simulaciones por los parásitos asociados a las pistas, se vieron amplificados en la medida del circuito. Esto se traduce en que el sistema posee serios problemas de estabilidad. Capítulo 5. Modulador Sigma Delta 125 Por tanto, el modulador basado en filtro biquad no se ajusta de modo preciso a los requisitos necesarios para ser utilizado dentro de la cadena que conforma un sintetizador fraccional. De mismo modo, es obligación y anhelo investigador el encontrar soluciones a estos problemas, estudiando técnicas de diseño que permitan obtener un modulador óptimo. Dichas técnicas serán mostradas en la siguiente sección. Figura 5.32 Resultado de la medida del modulador. Tabla 5.8. Comparativa entre medidas y simulaciones del Modulador. Simulación Medida SNR 18 dB 14 dB Consumo de potencia 636 µW 728 µW Sigma-Delta Frequency Synthesizer for DVB-SH 126 5.8 Escalado de los coeficientes La metodología de diseño seguida para realizar un modulador Sigma-Delta en tiempo continuo asume que los integradores empleados son ideales. Es decir, que tanto su rango de tensión de salida como de entrada es ilimitado. Sin embargo, esto en la práctica no es así, ya que tanto la excursión de salida de los integradores como el rango de señal que se le puede aplicar a su entrada estarán limitados por los circuitos empleados. Para mostrar este problema, se ha diseñado un modulador a nivel de bloques limitando la salida de los integradores, con lo que ya no son ideales. El espectro de la salida obtenido es el mostrado en la Figura 5.33. Se aprecia que limitando la salida de los integradores se obtiene bastante distorsión y una SNR no ideal. 10 2 10 3 10 4 10 5 10 6 10 7 -60 -50 -40 -30 -20 -10 0 10 20 30 X: 1.892e+004 Y: 26.46 Frecuencia Magnitud(dB) Figura 5.33 Espectro de salida con la salida de los integradores limitada. Comparando este resultado con los obtenidos con los moduladores diseñados, se aprecian resultados análogos, por lo que el problema que aparece en nuestros circuitos es la saturación de los diferentes bloques que componen los mismos. Anexo A. Requisitos del Receptor para DVB-SH 229 2 ω 1 - ω 2 2 ω 2 - ω 1 ω 1 ω 2 ω IIM3 ∆ P P in IIP 3 OIP3 L 1 L 2 ∆ P 2 P ∆ Potencia de la seсal principal Potencia de IM (IIM3) )log(20 in A P salida (dBm) P entrada (dBm) Figura A.III. Medida del IP3 referido a la entrada. Así, el IIP3 se puede determinar a partir de la ecuación (A.12) como se muestra en la ecuación (A.13). dBm dBm dBm Pin IIMPin IIP + − = 2 3 3 (A.13) El IIM3 viene dado por la ecuación (A.14). dBmdBmdBm dBmdBmdBmdBm IIPPinIIM PinIIPPinIIM 3233 )3(23 −= −−= (A.14) Es digno de mención que el representar la linealidad de un componente mediante el uso del IM3 presenta el inconveniente que debe ser especificada la potencia de entrada. Con el IP3 se salva este problema. El IIM3 y el OIM3 son medidas absolutas de la potencia de los productos de intermodulación referidos a la entrada y a la salida, mientras que el IIP3 y el OIP3 son medidas relativas a los valores de los tonos de test utilizados. De esta forma, haciendo uso del IIP3 o el OIP3 se puede comparar distintos sistemas cuyas Sigma-Delta Frequency Synthesizer for DVB-SH 230 medidas se hayan hecho con diferentes tonos. Por este motivo son la forma más habitual de caracterizar los efectos de la intermodulación. En este momento, los patrones de linealidad sólo han sido definidos para los estándares DVB-T y DVB-H a través de [EICTA], pero no para DVB-SH. Por tanto, se tomarán dichos patrones de DVB-H para especificar los requisitos de DVB-SH. Al igual que en casos anteriores, esta suposición es factible dado los similares ámbitos de operación de ambos estándares. De acuerdo a [EICTA], el test de linealidad ha sido realizado aplicando 2 tonos interferentes en los canales N+2 y N+4, con una potencia de 40 dB superior al canal principal N para interferencias DVB-T/H, y 45 dB mayor en el caso de una interferencia PAL, tal y como muestra la Tabla A .IV . La potencia de dichas señales interferentes está fijada a su valor máximo (-35 dBm), según [EICTA]. Por tanto, el receptor debe mantener la C/N requerida a su salida mientras realiza dicho test de dos tonos. Tabla A.IV Patrones de Linealidad. Patrón Interferencia Canal N+2 Interferencia Canal N+4 Potencia superior al Canal N (dB) L1 DVB-T/H PAL 45 L2 PAL PAL 45 L3 DVB-T/H DVB-T/H 40 La Figura A .IV presenta dos señales interferentes en los canales N+2 y N+4, así como la señal deseada en el canal N. La amplitud máxima de las señales interferentes es de -35 dBm a la entrada de la antena, y la ratio de potencia entre dichas interferencias y el canal deseado es de 40 dB, de acuerdo con [EICTA]. Dado que hoy en día no se está trasmitiendo ningún contenido en Europa en formato PAL, únicamente según los criterios del estándar DVB-T, sólo se aplicará el patrón L3. Anexo A. Requisitos del Receptor para DVB-SH 231 N+2 N+4 N Frequency P+40 dB P Figura A.IV. Canal deseado y dos señales interferentes. Como la potencia de ambas interferencias tienen una potencia de -35 dBm y la potencia del canal es 40 dB menor, la potencia de señal de dicho canal es -75 dBm. Teniendo en cuenta la atenuación del filtro de entrada de 1.5 dB, el cálculo de la potencia de los productos de intermodulación de entrada (IIM3) se calcula de acuerdo a la fórmula (A.15): maxerfererint N/CnattenuatioP3IIM − − = (A.15) Sustituyendo los valores: dBmIIM 4.1049.27405.363 − = − − − = (A.16) Finalmente, utilizando la ecuación (A.13), el IIP3 requerido es de: dBmIIP dBm 55.2)5.36( 2 ))4.104()5.36( 3−=−+ − − − = (A.17) Sigma-Delta Frequency Synthesizer for DVB-SH 232 A.VII Requisitos de Rechazo de Canal Los requisitos de rechazo de canal hacen referencia a la selectividad necesaria para que los canales adyacentes no interfieran en la modulación y procesado de la señal deseada. Los dos patrones siguientes son los usados para el test de rechazo de canal especificado por [EICTA]:  Patrón S1: una señal analógica adyacente (PAL) en N±1 o N±m o en la frecuencia imagen.  Patrón S2: una señal digital adyacente (DVB-T/H) en N±1 o N±m o en la frecuencia imagen. Como ocurrió con el caso de la linealidad, sólo el patrón S2 será tenido en consideración para dicho test, dado que ya no existen trasmisiones analógicas PAL en Europa. El marco de operación con el patrón S2 determina que el receptor debe proporcionar el BER (Bit Error Rate) de referencia a la salida cuando la señal indeseada posee el nivel máximo de potencia permitido y la señal deseada es A dB menor. En la Tabla A.V se muestran los valores de A en función de la interferencia. Tabla A.V Inmunidad a los patrones S2. Interferencia Canal N±1 Interferencia Canal N±m Interferencia Canal N±9 Α=29 dB A=40 dB A=39 dB Según [EN302583], los requisitos de rechazo de canal para un receptor DVB-SH deben ser al menos 50 dB para un canal adyacente de 5 MHz, y 60 dB para un canal adyacente de 10 MHz. Este último requisito hace referencia a la distancia entre un canal libre de 5 MHz de DVB-SH y un canal de 5MHz ocupado por UMTS. Anexo A. Requisitos del Receptor para DVB-SH 233 A.VIII Sumario de Especificaciones del receptor de DVBSH Tras los cálculos realizados en las secciones anteriores, en la Tabla A.VI se muestra un desglose de los requisitos para el cabezal de recepción de DVB-SH. Tabla A.VI Resumen de Especificaciones DVB-SH. DVB-SH Parámetros Receptor Especificaciones Sensibilidad -112.55 dBm Figura de Ruido 4.5 dB Rango Dinámico 83.05 dBm Máxima Potencia de Entrada -29.55 dBm IIP3 -2.55 dBm ACS 60 dB Sigma-Delta Frequency Synthesizer for DVB-SH 234 235 Anexo B Diseño del Divisor Programable En este anexo se acometerá el diseño de un Divisor Programable para DVB-SH. Tal y como se estudio en el Capítulo 4, el factor de división a implementar es 27. Para ello se hará uso de herramientas de diseño HDL y de un flujo de diseño específico, tal y como se explica en las siguientes secciones. Sigma-Delta Frequency Synthesizer for DVB-SH 236 B.I Flujo de Diseño En el diagrama de la Figura B .I se especifica el proceso de diseño empleado y las herramientas necesarias para implementar el divisor entre 27. Dicho circuito es un ASIC (Application Specific Iintegrated Circuit), ya que está optimizado para una única función. Esto redunda en un timing y rendimiento mucho mejores que si se hubiese empleado un microprocesador genérico. LEDA (calidad del codigo) DESIGN COMPILER (sintesis logica) MODELSIM (simulacion del codigo) ENCOUNTER (Placement and Routing) Figura B.I Herramientas para realizar diseño ASIC con técnicas digitales. En las secciones siguientes de este capítulo se explicarán pormenorizadamente cada uno de los pasos seguidos. Sin embargo, a modo de introducción se resumirán dichas etapas a continuación. Primero se realiza el código del diseño en VHDL a nivel de comportamiento del divisor, así como el TestBench de este. Ambas descripciones se simularán haciendo uso de la herramienta ModelSim® [MSIM] para comprobar su correcto funcionamiento. En segundo lugar, una vez que el código simulado se ajusta a las especificaciones establecidas, se somete a la herramienta de comprobación Leda® [LEDA]. Este software permite comprobar la calidad del código, si es sintetizable físicamente o si hay algún error en él. Si se diera este caso, se vuelve al primer punto del flujo de diseño. La síntesis lógica o implementación a nivel de puertas lógicas del código generado se realiza con el software Design Compiler® [DCOM]. Dicha herramienta dará indicaciones Anexo B. Diseño del Divisor Programable 237 del área necesaria para la implementación física, así como los paths o caminos de señal que suponen un retardo crítico. Esto supondría una restructuración del código, volviendo al inicio del flujo de diseño. Si el comportamiento del sistema cumple las especificaciones, se guarda el código generado en formato Verilog. Finalmente, se llevará a cabo la implementación física layout y ruteado (Placement y Routing) del código Verilog generado en el paso anterior con la herramienta Encounter® [ENCT]. Para dicho proceso es necesario especificar a la herramienta el número máximo de metales a emplear para el ruteado. Con esto se evita en la medida de lo posible cruces de metal muy próximos, lo que se traduciría en capacidades parásitas que podrían influir negativamente en el timing del sistema completo. B.II Generación del código (Herramienta ModelSim®) Tal y como se comentó en la introducción de la sección anterior, en este primer paso del flujo de diseño se genera el código en lenguaje VHDL del divisor. Figura B.II Esquema del Divisor entre 27. Del mismo modo, también se genera su respectivo TestBench que permitirá comprobar que el código diseñado cumple con el funcionamiento y con los requisitos especificados. Ambos códigos se generan con el editor de la herramienta ModelSim® en formato *.vhd. En la Figura B.III se observa el código generado para el Divisor entre 27. Dicha descripción sigue la estructura que se observa en la Figura B.II. La caracterización consta de una señal de entrada (clkin), una señal de reset (reset) y una salida con una frecuencia 27 veces menor que la entrada (clkout). Sigma-Delta Frequency Synthesizer for DVB-SH 238 ------------------------------------------------------------------ -- divider_by_27.vhd -- library ieee; --Definición de librerías use ieee.std_logic_1164.ALL; use ieee.std_logic_ARITH.ALL; use ieee.std_logic_UNSIGNED.ALL; entity divider_by_27 is --Puertos de entrada y salida Port ( clkin : in std_logic; clkout : out std_logic; reset: in std_logic ); end divider_by_27; architecture Behavioral of divider_by_27 is signal count: integer range 0 to 26; --Señales internas signal clkout_aux: std_logic; begin clkout <= clkout_aux; --Asignación de señal interna a la salida process (reset, clkin) begin if reset = '1' then clkout_aux <='0'; --Reset general count <= 0; elsif (clkin='1' and clkin'event) then --Detección flanco subido CLK_IN if (count = 14 or count = 26) then clkout_aux <= not clkout_aux; --Inversión de la salida cada 14 cuentas -- aprox. (50% nivel alto y 50% nivel bajo)--> 50% PWM end if; if count = 26 then count <= 0; --Si se llega al final, se resetea el contador – --para una nueva cuenta de 14 else count <= count+1; -- Si no, se vuelve a incrementar end if; end if; end process; end Behavioral; Figura B.III Código HDL del Divisor entre 27. Anexo B. Diseño del Divisor Programable 245 Siguiendo este método de trabajo, en la Figura B.XI se observa la restructuración del código inicial. Se puede comprobar que las funciones y bucles de alto nivel implementados han sido sustituidos por sus equivalentes lógicos, tales como puertas AND, OR, registros o latchs. De este modo, ya es factible generar un esquemático que muestre de forma gráfica la distribución e interconexión de dichas puertas lógicas, tal y como muestra la Figura B.XII. Sigma-Delta Frequency Synthesizer for DVB-SH 246 module divider_by_27 ( clkin, clkout, reset); input clkin; output clkout; input reset; // Internal wires wire N11; wire N12; wire N13; wire N14; wire N15; wire n9; wire n26; wire n29; wire n30; wire n31; wire n32; wire n33; wire n34; wire n35; wire n36; wire n37; wire n38; wire n39; wire n40; wire n42; wire n43; wire [4:0] count; QDFERBX1 clkout_aux_reg (.RB(n35),.Q(clkout),.EB(n26), .D(n34), .CK(clkin)); QDFFRBX1 \count_reg[4] (.RB(n35),.Q(count[4]),.D(N15), .CK(clkin)); QDFFRBX1 \count_reg[1] (.RB(n35),.Q(count[1]),.D(N12), .CK(clkin)); QDFFRBX1 \count_reg[3] (.RB(n35),.Q(count[3]),.D(N14), .CK(clkin)); QDFFRBX1 \count_reg[2] (.RB(n35),.Q(count[2]),.D(N13), .CK(clkin)); DFFRBX1 \count_reg[0] (.RB(n35),.Q(n9),.D(N11),.CK(clkin)); AOI13X1 U37 (.O(n39),.B3(n9),.B2(count[1]),.B1(count[2]), .A1(n40)); INVX1 U38 (.O(n30),.I(N11)); AN4B2X1 U39 (.O(n40),.I2(n31),.I1(count[3]),.B2(n43), .B1(n9)); ND2X1 U40 (.O(n43),.I2(count[4]),.I1(count[1])); OAI23X1 U41 (.O(N15),.B3(n32),.B2(count[4]),.B1(n37), .A2(n33),.A1(n38)); NR2X1 U42 (.O(n38),.I2(n39),.I1(n32)); INVX1 U43 (.O(n32),.I(count[3])); MOAI1X1 U44 (.O(N14),.B2(count[3]),.B1(n39),.A2(n37),.A1(count[3])); MOAI1X1 U45 (.O(N12),.B2(n9),.B1(n29),.A2(n30),.A1(n29)); INVX1 U46 (.O(n29),.I(count[1])); ND3X1 U47 (.O(n37),.I3(n9),.I2(count[2]),.I1(count[1])); NR2X1 U48 (.O(N11),.I2(n9),.I1(n40)); XNR2X1 U49 (.O(N13),.I2(n42),.I1(count[2])); ND2X1 U50 (.O(n42),.I2(count[1]),.I1(n9)); OR4B2XLP U51 (.O(n26),.I2(n29),.I1(n9),.B2(n36),.B1(count[3])); XNR2X1 U52 (.O(n36),.I2(count[2]),.I1(n33)); INVX1 U53 (.O(n31),.I(count[2])); INVX1 U54 (.O(n33),.I(count[4])); INVX1 U55 (.O(n34),.I(clkout)); INVX1 U56 (.O(n35),.I(reset)); endmodule Figura B.XI Netlist generada por Design Compiler®. Anexo B. Diseño del Divisor Programable 247 Figura B.XII Diagrama lógico del Divisor entre 27. Sigma-Delta Frequency Synthesizer for DVB-SH 248 **************************************** Report : timing -path full -delay max -max_paths 1 -sort_by group Design : divider_by_27 Version: D-2010.03-SP1 Date : Fri Sep 14 14:27:35 2012 **************************************** Operating Conditions: WCCOM Library: fsd0a_a_generic_core_ss1p08v125c Wire Load Model Mode: top Startpoint: count_reg[1] (rising edge-triggered flip-flop clocked by clkin) Endpoint: count_reg[4] (rising edge-triggered flip-flop clocked by clkin) Path Group: clkin Path Type: max Des/Clust/Port Wire Load Model Library ------------------------------------------------ divider_by_27 G5K fsd0a_a_generic_core_ss1p08v125c Point Incr Path ----------------------------------------------------------- clock clkin (rise edge) 0.00 0.00 clock network delay (ideal) 0.00 0.00 count_reg[1]/CK (QDFFRBX1) 0.00 0.00 r count_reg[1]/Q (QDFFRBX1) 0.22 0.22 r U40/O (ND2X1) 0.04 0.26 f U39/O (AN4B2X1) 0.12 0.37 r U37/O (AOI13X1) 0.06 0.43 f U42/O (NR2X1) 0.06 0.49 r U41/O (OAI23X1) 0.06 0.55 f count_reg[4]/D (QDFFRBX1) 0.00 0.55 f data arrival time 0.55 clock clkin (rise edge) 0.91 0.91 clock network delay (ideal) 0.00 0.91 count_reg[4]/CK (QDFFRBX1) 0.00 0.91 r library setup time -0.11 0.80 data required time 0.80 ----------------------------------------------------------- data required time 0.80 data arrival time -0.55 ----------------------------------------------------------- slack (MET) 0.25 Figura B.XIII Informe de Timing del Divisor. Anexo B. Diseño del Divisor Programable 249 **************************************** Report : area Design : divider_by_27 Version: D-2010.03-SP1 Date : Fri Sep 14 14:31:02 2012 **************************************** Library(s) Used: fsd0a_a_generic_core_ss1p08v125c (File: /home/soft/eucad/umc/2010/umc90/faraday/L90_SP/Core/V2011/fsd0a_a/2011 Q2v2.2/GENERIC_CORE_1D2V/FrontEnd/synopsys/synthesis/fsd0a_a_generic_c ore_ss1p08v125c.db) Number of ports: 3 Number of nets: 28 Number of cells: 26 Number of references: 13 Combinational area: 86.240000 Noncombinational area: 90.944002 Net Interconnect area: undefined (Wire load has zero net area) Total cell area: 177.184002 Total area: undefined Figura B.XIV Informe de Área del Divisor. En la Figura B.XIII y Figura B.XIV se observan los informes generados por la herramienta relativos al timing del circuito y al área utilizada respectivamente. En el caso del área, esta ha sido minimizada mediante los métodos recursivos explicados anteriormente. Con respecto al timing, es destacable mencionar que el slack o retardo de grupo del circuito es menor que la frecuencia máxima de trabajo, lo que asegura un correcto comportamiento del divisor sin pérdidas de datos, y sin que suponga un “cuello de botella” a la hora de integrarlo conjuntamente con el resto de componentes del sintetizador. Con la netlist generada por Design Compiler®, guardada en formato *.v, es posible pasar a siguiente fase del flujo de diseño: la implementación física. Dicha fase es la última y se explica en el siguiente apartado. Sigma-Delta Frequency Synthesizer for DVB-SH 250 B.V Placement and Routing (Herramienta Encounter ®) En este último paso del flujo de diseño, se pasará al ruteado físico e interconexión del divisor, lo que comúnmente se conoce como Placement and Routing. Para tal fin se hará uso de la herramienta Encounter®. Netlist Restricciones ENCOUNTER Floor Planing Planificacion de Alimentacion lef tlf Placement Routing Figura B.XV Flujo de diseño de la herramienta Encounter®. Anexo B. Diseño del Divisor Programable 251 El proceso de diseño empleado por la herramienta Encounter® se encuentra descrito en la Figura B.XV. Los pasos son los siguientes: 6) Se le indica al software la netlist generada por Design Compiler® junto con las restricciones tecnológicas propias de UMC 90 nm a través de la definición de sus librerías en formato *.lef y *.tlf. Estas últimas son las indicativas de la respuesta en términos de retardo asociada a cada una de las puertas lógicas que componen el divisor. 7) Se realiza el floorplaning o instanciación de los bloques que conformarán el circuito, dando una estimación del área a utilizar. 8) Se diseñan los planos de alimentación y masa relativos a VCC y GND respectivamente. La estructura física tendrá forma de anillo, dentro del cual se albergará el divisor. Si fuese necesario, es factible el uso de stripes o líneas de alimentación suplementarias que polaricen a los componentes internos del circuito. 9) Se realiza el placement o colocación de los componentes mediante células estándar, emplazándolos de tal modo que el interconexionado entre ellos y el nodo de alimentación sea mínimo. 10) Se interconectan dichos componentes mediante el proceso denominado routing. Del mismo modo, también se interconectan a los planos de alimentación y masa. Una vez seguidos todos estos pasos, el resultado es el layout mostrado en la Figura B.XVI. En él se observan los anillos concernientes a los planos de alimentación y masa, así como las stripes utilizadas para polarizar a componentes internos. Cabe destacar que se han añadido células de relleno o filler cells. El cometido de estas células es otorgar a la estructura física del divisor la mayor simetría posible, para que las variaciones o dispersiones del proceso de fabricación se minimicen. Este método es comúnmente utilizado en el proceso de diseño digital mediante células estándar, así como lo es el método de centroide común empleado en el diseño analógico full custom. Sigma-Delta Frequency Synthesizer for DVB-SH 252 Dado que el proceso tecnológico UMC 90 nm no proporciona un modelo analógico asociado a las capacidades, inductancias y resistencias parásitas de las células estándar, no ha sido posible una simulación analógica del layout exportando este a Cadence en formato *.gds. Sin embargo, al contar con una definición muy exhaustiva de los retardos asociados a las puertas, se ha hecho una simulación final para comprobar el correcto funcionamiento del circuito teniendo en cuenta estos parámetros. Dicha simulación se ha realizado con MultiSim® utilizando el código generado por el software Design Compiler®, el cual daba la definición a nivel de puertas lógicas del divisor. En dicha definición vienen incluidos los retardos asociados a dichas puertas, obteniéndose los resultados que se observan en la Figura B.XVII. Figura B.XVI Layout del Divisor. Anexo B. Diseño del Divisor Programable 253 En la Figura B.XVII (a) se comprueba que el funcionamiento de las señales internas y de salida del divisor cumplen con los criterios de funcionamiento obteniéndose una señal de salida con una frecuencia 27 veces menor que la entrada. Finalmente, en la Figura B.XVII (b) se aprecia que el funcionamiento de la señal de Reset es correcto, dando una salida nula cuando este se encuentra activo. Sigma-Delta Frequency Synthesizer for DVB-SH 254 (a) (b) Figura B.XVII Simulación del Divisor Final, (a) Comprobación del correcto funcionamiento; (b) Comprobación de la señal de Reset. Anexo C. Metodología g m /I D 261 del transistor igual a 1. Guardando el punto de operación durante la simulación se podrán extraer los siguientes parámetros: transconductancia (g m ), capacidad de puerta (C GS ), e impedancia de salida (r o ). DB V DD V GS ω= 2 µm L= 2 µm Figura C.IV Circuito para simular la gráfica g m /I D . Una vez se obtienen estos valores en una tabla de datos, se procesan para obtener la gráfica g m /I D vs. I D /(W/L). En la Figura C.V y Figura C.VI se representan estas gráficas obtenidas para los transistores NMOS y PMOS de la tecnología 90 nm de UMC respectivamente. Una vez obtenidas estas curvas se puede proceder a diseñar los diferentes circuitos empleando esta metodología. Sigma-Delta Frequency Synthesizer for DVB-SH 262 10 -8 10 -7 10 -6 10 -5 10 -4 10 -3 0 5 10 15 20 25 30 35 gm/Id Id/(W/L) Figura C.V Curva gm/ID vs. ID (W/L) del transistor NMOS. 10 -8 10 -7 10 -6 10 -5 10 -4 0 5 10 15 20 25 30 gm/Id Id/(W/L) Figura C.VI Curva gm/ID vs. ID (W/L) del transistor PMOS. 263 Anexo D Contribuciones a Congresos y Revistas En este anexo se incluyen los artículos y papers que he realizado y colaborado a lo largo de mi trayectoria investigadora, así como aquellos que han surgido a raíz de este trabajo. Dicha recopilación constituye, a grandes trazos, el background sobre el que me he asentado y que me ha permitido alcanzar los objetivos desarrollados en esta tesis. En esta sección se incluyen las contribuciones a congresos internacionales, así como las publicaciones en revistas de investigación. Del mismo modo, puede apreciarse que mis intereses investigadores y mi curiosidad sobrepasan el propio ámbito electrónico, ya que en mi humilde opinión, en cualquier actividad es saludable, de vez en cuando, poner un signo de interrogación sobre aquello que por mucho tiempo se ha dado por supuesto. Sigma-Delta Frequency Synthesizer for DVB-SH 264 Artículos de Revistas Internacionales • H. Garcia-Vazquez, S. L. Khemchandani, R. Pulido, A. Goñi-Iturri and J. del Pino, “A Wideband Active Feedback LNA with a Modified 3D Inductor” Microwave and Optical Technology Letters, vol. 52, pp. 1561-1567, 2010. • Resolución del problema matemático B-1055 propuesto por G. C. Greubel (Newport News, VA) en la revista “The Fibonacci Quaterly”, sección “Diaphontine Equation But Fibonacci Solutions”, Agosto 2010. • S. L. Khemchandani, D. Ramos, H. García, R. Pulido, and J. Pino, “A Low Voltage Folded Cascode LNA for Ultra-Wideband Applications” Microwave and Optical Technology Letters, Vol. 52, No. 11, Noviembre 2010. • J. del Pino, Sunil L. Khemchandani, Roberto Díaz-Ortega, Rubén Pulido-Medina and Hugo García-Vázquez, "On-Chip Inductors Optimization For Ultra Wide Band Low Noise Amplifiers", Journal of Circuits, Systems and Computers (World Scientific Publishing Company), vol. 20, no. 7, pp. 1231-1242, 2011. • R. Pulido Medina, E. Ortega García , S. L. Khemchandani, J. del Pino, “An LC-VCO with Current Feedback and a Fast Divider for DVB-SH Applications”, enviado a la revista Microwave and Optical Technology Letters pendiente de aceptación. Anexo D .Contribuciones a Congresos y Revistas 265 Artículos de Congresos Internacionales • R. Diaz, R. Pulido, A. Goñi Iturri, S. L. Khemchandani, B. Gonzalez and J. del Pino, “A Fully Integrated Mixer in CMOS 0.35 µm Technology for 802.11a WIFI Applications”, XIX Design Circuits and Integrated Systems Conference, Burdeos, Francia 2004. • S. L. Khemchandani, R. Pulido, A. G.Iturri, R. Diaz, A. Hernández, J. del Pino, “A fully integrated low-noise amplifier in SiGe 0.35 µm technology for 802.11a WIFI applications”, SPIE - The International Society for Optical Engineering’s - Microtechnologies for the New Millennium Design, Sevilla 2005. • H. García, R. Pulido, J. del Pino, S. L. Khemchandani, A. Goñi and A. Hernandez, “A 310 GHz SiGe LNA for Ultrawideband Applications”, XXI Design of Circuits and Integrated Systems Conference, Barcelona 2006. • J. d. P. Suárez, S. L. Khemchandani, H. G. Vázquez, R. P. Medina, A. G. Iturri, A. H. Ballester, “3-10 GHz ultrawide band SiGe LNA with wideband LC matching network”, SPIE - The International Society for Optical Engineering’s - Microtechnologies for the New Millennium Design, Gran Canaria 2007. • Rubén Pulido, Hugo García, Javier del Pino, Sunil L. Khemchandani, Antonio Hernández, “A Feedback Wideband LNA for UWB Applications”, XXII Design of Circuits and Integrated Systems Conference, Sevilla 2007. • Jonás Pérez, Nestor Barrera, Roberto Díaz, Rubén Pulido, Javier del Pino, Sunil L. Khemchandani, Antonio Hernández, “A SiGe Front-End for a Portable DVB-H Receiver”, XXII Design of Circuits and Integrated Systems Conference, Sevilla 2007. • H. García, R. Pulido, R. Díaz, S. Khemchandani, A. Goñí, J. del Pino, “A Feedback Wideband LNA with a modified 3D inductor for UWB Applications”, XXIII Design of Circuits and Integrated Systems Conference, Grenoble, Francia 2008. Sigma-Delta Frequency Synthesizer for DVB-SH 266 • J. Arias, R. Pulido, H. Garcia, S.L. Khemchandani, J. del Pino, A. Hernandez, “A DVB-H RF-VGA Based On Current Conveyors”, XXIV Design of Circuits and Integrated Systems Conference, Zaragoza 2009. • G. Perez, S.L. Khemchandani, R. Diaz, R. Pulido, D. Ramos, J. del Pino, “A Multiband LNA with Switched Loads and Wideband Input Impedance Matching”, XXIV Design of Circuits and Integrated Systems Conference, Zaragoza 2009. • R. Pulido. E. Ortega, D. Ramos, S. L. Khemchandani, J. del Pino, “A Low Power LCVCO and a Fast Divider for DVB-SH Applications”, XXVII Conference on Design of Circuits and Integrated Systems, Avignon, Francia 2012. • S. Rosino-Rincón, D. Ramos-Valido, H. García-Vázquez, R. Pulido-Medina, Sunil L. Khemchandani and J. del Pino, "A CMOS Low Voltage Folded Cascode LNA for Wideband Applications", XXVII Design of Circuits and Integrated Systems Conference, Avignon, Francia 2012.