Diseño de un amplificador de ganancia programable para un receptor IEEE 802.15.4 en tecnología cmos 0.18 μm

ESCUELA DE INGENIERÍA DE TELECOMUNICACIÓN Y ELECTRÓNICA TRABAJO FIN DE GRADO DISEÑO DE UN AMPLIFICADOR DE GANANCIA PROGRAMABLE PARA UN RECEPTOR IEEE 802.15.4 EN TECNOLOGÍA CMOS 0.18 μm Titulación: Grado en Ingeniería en Tecnologías de la Telecomunicación Mención: Sistemas Electrónicos Autor: Adán Cruz Ramón Tutores: Dr. D. Francisco Javier del Pino Suárez Dr. D. Sunil Lalchand Khemchandani Fecha: Julio 2016 . ESCUELA DE INGENIERÍA DE TELECOMUNICACIÓN Y ELECTRÓNICA TRABAJO FIN DE GRADO DISEÑO DE UN AMPLIFICADOR DE GANANCIA PROGRAMABLE PARA UN RECEPTOR IEEE 802.15.4 EN TECNOLOGÍA CMOS 0.18 μm HOJA DE FIRMAS Alumno Fdo.: Adán Cruz Ramón Tutor Tutor Fdo.: Dr. D. Francisco Javier del Pino Suarez Fdo.: Dr. D. Sunil Lalchand Khemchandani Fecha: Julio 2016 . ESCUELA DE INGENIERÍA DE TELECOMUNICACIÓN Y ELECTRÓNICA TRABAJO FIN DE GRADO DISEÑO DE UN AMPLIFICADOR DE GANANCIA PROGRAMABLE PARA UN RECEPTOR IEEE 802.15.4 EN TECNOLOGÍA CMOS 0.18 μm HOJA DE EVALUACIÓN: Calificación: _______________________________ Presidente Fdo.: Vocal Secretario/a Fdo.: Fdo.: Fecha: Julio 2016 . Agradecimientos En primer lugar, quiero agradecer el haber llegado hasta aquí a mis padres, porque han sido los pilares fundamentales para construir mi futuro. Siempre me han apoyado y me han proporcionado todo lo necesario para poder alcanzar mis objetivos. Quiero agradecerles también a mi hermana y mi cuñado su apoyo incondicional, que de una forma u otra han conseguido motivarme. Y por supuesto a mi sobrina, su felicidad contagiosa han sido inyecciones de optimismo y de ganas de conseguir todo lo que me proponga en la vida. Agradecer a mi novia por ser capaz de aguantarme, sobretodo este último cuatrimestre, que, a pesar del estrés de las clases y demás, ha estado siempre apoyándome y ayudándome en todo lo que ha podido. Paso ahora a agradecer a todos los compañeros de clase con los que me he encontrado a lo largo de estos años, con los que he compartido muchísimas horas de estudio y momentos inolvidables. Entre todos hemos hecho equipo y hemos salido adelante con mejores o peores resultados, pero siempre contentos con el trabajo realizado. Agradecer también a todos los profesores de la escuela que hacen que día a día aprendamos a crecer, tanto en el ámbito universitario como en el personal. Quiero hacer especial mención a aquellos profesores que transmiten su pasión por las tecnologías, por las telecomunicaciones y, por último, y no por ello menos importante, su pasión por enseñar y compartir todo lo que saben. Y, por último, un agradecimiento especial para mis tutores, Javier y Sunil, que siempre se han mostrado dispuestos a ayudar cuando lo necesitas. También agradecer a todos los compañeros de laboratorio que siempre han estado para resolver cualquier duda, y con ganas de prestarme ayuda cuando hiciera falta. . i Índice Capítulo 1. Introducción ...................................................................................................... 1 1.1. Introducción...................................................................................................................................... 1 1.2. Objetivos ............................................................................................................................................. 2 1.3. Estructura del Trabajo .................................................................................................................. 3 Capítulo 2. El transistor MOS y la metodología de diseño gm/ID ............................ 5 2.1. Introducción...................................................................................................................................... 5 2.2. Funcionamiento............................................................................................................................... 6 2.3. Curva característica de los transistores ................................................................................ 7 2.3.1. Transistor tipo N ............................................................................................................... 7 2.3.2. Transistor tipo P ............................................................................................................... 9 2.4. Regiones de operación de los transistores ......................................................................... 10 2.4.1. Región de corte ................................................................................................................ 10 2.4.2. Región lineal ..................................................................................................................... 11 2.4.3. Región de saturación ..................................................................................................... 11 2.5. Niveles de inversión del transistor ........................................................................................ 13 2.6. Introducción a la metodología gm/ID ..................................................................................... 14 2.7. La curva gm/ID vs. ID/(W/L) ...................................................................................................... 17 2.8. Conclusiones ................................................................................................................................... 19 Capítulo 3. Introducción a los amplificadores de ganancia programable ....... 21 3.1. Introducción.................................................................................................................................... 21 3.2. Clasificación de los amplificadores según la posición de los bloques en el diseño .................................................................................................................................................................................... 22 3.2.1. PGA después del filtro................................................................................................... 22 3.2.2. PGA antes del filtro ........................................................................................................ 23 3.2.3. PGA entre etapas de filtrado ...................................................................................... 24 3.2.4. PGA previo al mezclador y al filtro .......................................................................... 25 viii Figura 7.15 - Ganancia y nivel de ruido del receptor ..........................................................100 Figura 7.16 - Nivel de ruido para un canal ..............................................................................100 Figura 7.17 - Respuesta en frecuencia del receptor ............................................................101 Figura 7.18 - Ganancias del receptor dependiendo del valor de la palabra de control .....................................................................................................................................................102 Figura 7.19 - IIP3 del receptor completo .................................................................................102 ix Lista de Acrónimos ADS “Advanced Design System” CMOS “Complementary metal-oxide-semiconductor” COITT Colegio Oficial de Ingenieros Técnicos de Telecomunicación ECTS “European Credit Transfer and Accumulation System” GBW “Gain–bandwidth product” IEEE “Institute of Electrical and Electronics Engineers” IIP3 “Third-order intercept point” JFET “Junction Field-Effect Transistor” LNA “Low Noise Amplifier” LPF “Low Pass Filter” MOSFET “Metal-oxide-semiconductor Field-effect transistor” NF “Noise Figure” OTA “Operational Transconductance Amplifier” PA “Power Amplifier” PGA “Programmable Gain Amplifier” PLL “Phase Locked Loop ” RF Radiofrecuencia TFG Trabajo fin de grado TIA “Transimpedance amplifier ” VGA “Variable Gain Amplifier” x 1 Capítulo 1. Introducción 1.1. Introducción El desarrollo de dispositivos de bajo consumo es el principal reto para las comunicaciones inalámbricas de corto alcance. Una característica importante para dichas redes es aumentar la vida útil de los transceptores. La implementación está basada en la tecnología CMOS de bajo consumo que trabaja en la banda de 2,4 GHz. Este mercado se encuentra en auge, provocado por la gran demanda existente de transceptores y demás dispositivos de este tipo. Se caracterizan principalmente por ser de bajo coste y por tener baterías de larga duración. En la banda de trabajo de los 2.4 GHz podemos encontrar varios estándares como el Bluetooth o el IEEE 802.11. El estándar 802.15.4 cumple con los requisitos de bajo coste y de reducido consumo en el desarrollo de transceptores de baja tasa binaria. El estándar IEEE 802.15.4 (Zibgee) soporta tres bandas de trabajo: la banda de 868868,8 MHz para Europa, la banda de 902-928 MHz para América del Norte y la banda de 2,4-2,4835 GHz para todo el mundo. La tasa de datos del estándar varía desde los 20 kbps como mínimo a los 250 kbps como máximo, dependiendo de la banda de frecuencia en la que se trabaje. En cuanto a las aplicaciones en las que puede verse utilizado este estándar destacan: las aplicaciones domóticas, productos dependientes de batería, sensores médicos, sector automovilístico, aplicaciones industriales, etc. [1]. Un transceptor está compuesto por varios bloques fácilmente distinguibles entre sí (ver Figura 1.1). A grandes rasgos, el transceptor consta de tres partes fundamentales, el transmisor, el receptor y el sintetizador de frecuencias, que contiene en su interior un oscilador local. Éste genera las señales necesarias para trasladar las señales de entrada a las frecuencias deseadas mediante el uso de mezcladores. Tanto el transmisor como el receptor poseen un bloque llamado cabezal que trabaja en Capítulo 1. Introducción 2 frecuencia de RF y se encarga de adaptar la señal que va a ser transmitida o que ha sido recibida. A continuación, se encuentra el bloque de filtrado de la señal, que selecciona la banda de frecuencia deseada tanto en el transmisor como en el receptor. Por último, se encuentran los amplificadores de ganancia programable (PGA) que regulan el nivel de la salida. LNA TIA TIA PGA PGA PA LPF LPF I I Q Q I/Q Gen. PLL VCO Rx Tx Cabezal de recepción Sintetizador de frecuencias Filtro polifásico Figura 1.1 - Diagrama de bloques de un transceptor La finalidad de este trabajo está enfocada en el bloque de recepción del transceptor, concretamente en el diseño del amplificador de ganancia programable que se encuentra a la salida del receptor. 1.2. Objetivos El objetivo principal de este trabajo de fin de grado es implementar un amplificador de ganancia programable para un receptor del estándar IEEE 802.15.4 usando la tecnología CMOS 0.18 μm. Para el diseño del PGA será necesario, en primer lugar, realizar un amplificador operacional. Por lo tanto, se llevará a cabo un estudio teórico de los transistores MOS Capítulo 1. Introducción 3 que vamos a emplear y de los parámetros más importantes que debemos tener en cuenta a la hora del diseño. Una vez completado el estudio teórico se procede a la elaboración del diseño. Para la elaboración del mismo se partirá de un diseño a nivel de esquemático que poco a poco se irá optimizando para, posteriormente, realizar las simulaciones y comprobar los resultados. Para el desarrollo del amplificador, no solo se deberán cumplir los requisitos propios del estándar, sino que también se trabajará para conseguir las siguientes especificaciones: - Una linealidad alta a la salida. - Un rango dinámico alto. - Ancho de banda constante [2]. Con el fin de conseguir los objetivos planteados se definen una serie de tareas que abordan todo el proceso que se llevará a cabo a lo largo del desarrollo del trabajo. En el siguiente apartado daremos una visión general de la estructura de la memoria, así como un resumen del desarrollo del proyecto. 1.3. Estructura del Trabajo Comenzaremos el trabajo con un estudio en profundidad de los transistores MOS. Obtendremos las curvas características para comprender su funcionamiento y estudiaremos las regiones de trabajo y las zonas de inversión. Luego haremos una introducción a la metodología gm/ID. En el capítulo 3 realizaremos una clasificación de los amplificadores de ganancia programable en función de su colocación en el transceptor y en función de la forma en la que se consigue la variabilidad de la ganancia. En el capítulo 4 entraremos en profundidad en las topologías que forman los amplificadores operacionales, los distintos tipos que existen y las características más importantes de cada una. Comenzaremos la fase de diseño en el capítulo 5 en el que aplicaremos la metodología gm/ID para diseñar un amplificador operacional con entrada diferencial y salida asimétrica. A continuación, partiendo del operacional obtenido construiremos un PGA con entrada diferencial y salida asimétrica. Capítulo 1. Introducción 4 Llevando a cabo el mismo flujo de trabajo, en el capítulo 6, diseñaremos un operacional con entrada y salida diferenciales para, a continuación, elaborar un amplificador de ganancia programable con el mismo tipo de entradas y salidas. En el capítulo 7, incluiremos el PGA diferencial-diferencial diseñado en un cabezal de recepción para el estándar 802.15.4 y comprobaremos el correcto funcionamiento que proporciona al receptor completo. En el capítulo 8, haremos un breve resumen del trabajo realizado y expondremos las líneas futuras en las que se trabajará para continuar mejorando y desarrollando el presente trabajo. Finalmente, para concluir con la memoria de este trabajo fin de grado se han incluido una serie de anexos con información relevante para el desarrollo de la misma. Anexo I: Bibliografía. En este anexo se muestran las distintas fuentes consultadas a lo largo del desarrollo del TFG. Anexo II: Presupuesto. En el presupuesto se desglosan los costes de la elaboración del presente TFG. Anexo III: Setups de simulación del receptor completo. En este anexo se pueden encontrar los esquemáticos de los circuitos diseñados y los distintos setups de simulación elaborados. Anexo IV: Paper del PGA diseñado: En este Anexo se encuentra el paper presentado y aceptado en la XXX Conferencia en Diseño de Circuitos y Sistemas Integrados (DCIS: Design of Circuits and Integrated Systems) bajo el título “A CMOS Programmable Gain Amplifier for 2.4-GHz-band IEEE 802.15.4 Standard”. 5 Capítulo 2. El transistor MOS y la metodología de diseño gm/ID 2.1. Introducción En primer lugar, debemos realizar un estudio de la tecnología con la que se va a realizar el diseño. Para este trabajo usaremos la tecnología CMOS 0.18 µm de UMC. De entre todos los dispositivos activos de esta tecnología, sólo estudiaremos los MOSFET, que serán los que utilicemos en nuestro diseño. Estos transistores tendrán una longitud mínima de puerta de 0.18 µm. Los primeros estudios de los transistores de efecto de campo se remontan a 1953 (Shockley con la teoría del JFET), pero no es hasta principios de los años sesenta cuando D. Kahng y J. Atalla realizan el primer transistor de efecto de campo MOS, también denominado MOSFET (iniciales de “Metal Oxide Semiconductor Field Effect Transistor”). El principio de funcionamiento de los transistores MOS se basa en el uso de un campo eléctrico para la creación de un canal de conducción, por donde circulará la corriente que podrá ser en forma de electrones o huecos. El MOSFET es un dispositivo de cuatro terminales denominados drenador (D, del inglés Drain), puerta (G, del inglés Gate), surtidor o fuente (S, del inglés Source) y sustrato (B, del inglés Bulk). La corriente (electrones o huecos) en el interior del dispositivo, circula desde la fuente hasta el drenador y es controlada por la puerta. Al terminal del sustrato se le aplica una tensión constante y ésta fijará la tensión umbral del transistor. En estos transistores, bajo el terminal de puerta existe una capa de óxido, (SiO2), que impide prácticamente el paso de corriente; por lo que el control de la puerta se Capítulo 2. El transistor MOS y la metodología de diseño gm/ID 6 establece en forma de tensión. La calidad y estabilidad con que es posible fabricar estas finas capas de óxido es la principal causa del éxito de este transistor. Además, una propiedad muy importante de este dispositivo es que suele ocupar sobre el silicio un área muy pequeña, lo que permite una alta densidad de integración. 2.2. Funcionamiento Existen dos tipos de transistores MOS, dependiendo de que la corriente sea por huecos o electrones: MOSFET de canal N o NMOS y MOSFET de canal P o PMOS. El corte esquemático y símbolo de estos transistores se muestra en la Figura 2.1. Figura 2.1 – Esquemático (a), corte (b) y símbolos de los transistores (c) [3] Vemos que el dopaje del sustrato es opuesto al tipo de portador que origina la corriente. Así, para un transistor NMOS (electrones en conducción) el dopaje del sustrato es tipo P, mientras que para un transistor PMOS (huecos en conducción) el dopaje del sustrato es tipo N. Y con el fin de facilitar la corriente a través de los terminales de fuente y drenador, se crea bajo ellas regiones con dopaje elevado, del mismo tipo que los portadores del canal (regiones N+ y P+). Cuando aplicamos una tensión positiva al terminal de puerta de un MOSFET de canal N, se crea un campo eléctrico bajo la capa de óxido que incide perpendicularmente sobre la superficie del semiconductor. Este campo atrae a los electrones hacia la superficie bajo el óxido, repeliendo los huecos hacia el sustrato. Si el campo eléctrico Capítulo 2. El transistor MOS y la metodología de diseño gm/ID 7 es muy intenso, se logra crear en dicha superficie una región muy rica en electrones, denominada canal N, que permite el paso de corriente de la fuente al drenador; cuanto mayor sea la tensión de puerta mayor será el campo eléctrico y, por tanto, la carga en el canal. Una vez creado el canal, la corriente se origina aplicando una tensión positiva en el drenador respecto a la de la fuente. En el caso de un MOSFET de canal P, el funcionamiento es a la inversa. Para que exista conducción, el campo eléctrico, perpendicular a la superficie, debe tener sentido opuesto al del MOSFET de canal N, por lo que la tensión aplicaba debe ser negativa. Ahora los huecos son atraídos hacia la superficie bajo el óxido, y los electrones repelidos hacia el sustrato. Si la superficie es muy rica en huecos, se forma el canal P. Cuanto más negativa sea la tensión de puerta, mayor podrá ser la corriente que se establece al aplicar al terminal de drenador una tensión negativa respecto a la de la fuente. El sentido de la corriente en este caso será opuesto al de un MOSFET tipo N. La tensión de puerta necesaria para que se produzca el canal, se conoce como tensión umbral, Vt, y se fija aplicándole al sustrato una tensión constante. La capa de óxido bajo la puerta impide que haya corriente a través de ésta (esto es cierto en continua y a frecuencias bajas). Así, la corriente en el terminal de fuente, IS, coincidirá con la de drenador, ID, por lo que: IG = 0 ID = IS 2.3. Curva característica de los transistores 2.3.1. Transistor tipo N En un amplificador MOSFET de canal N sin ninguna tensión de polarización, existen dos diodos rectificadores en serie entre el drenador y la fuente. Éstos previenen que fluya corriente desde el drenador hacia la fuente cuando aplicamos un voltaje VDS. De hecho, la conexión entre drenador y fuente tiene una resistencia muy alta (del orden de 1012Ω). Si aplicamos a la puerta un voltaje positivo que supere la tensión umbral, Vt, el transistor forma un canal N. Además, cuando aplicamos un voltaje positivo entre drenador y fuente, como se muestra en la Figura 2.2, se crea una corriente. Capítulo 2. El transistor MOS y la metodología de diseño gm/ID 14 Figura 2.10 - Curva característica ID vs. VG A la hora de realizar un diseño analógico de bajo consumo, será importante tener en cuenta los diferentes niveles de inversión del transistor. En el siguiente apartado veremos con detenimiento la metodología de diseño Gm/ID, que nos permitirá diseñar los transistores en función de la región en la que queramos que trabajen. 2.6. Introducción a la metodología gm/ID Hasta ahora, cuando nos disponíamos a diseñar circuitos analógicos siempre suponíamos que la corriente de drenador era nula para tensiones de puerta inferiores a la tensión umbral, es decir, considerábamos que el transistor siempre operaba en la región de inversión fuerte. Sin embargo, tal y como acabamos de ver, si analizamos la curva característica ID vs. VGS (Figura 2.10) podemos observar que por debajo de la tensión umbral la corriente no es nula y que, además, tiene una dependencia exponencial con la tensión de puerta. Si tenemos en cuenta esta corriente podremos diseñar circuitos analógicos de muy bajo consumo. La metodología que vamos a emplear en el diseño de los circuitos nos va a permitir trabajar en cualquiera de las regiones de operación de los transistores. Esta metodología explota la relación existente entre la transconductancia y la corriente de drenador (gm/ID). Esta relación es una potente herramienta a la hora de llevar a cabo el modelado del tamaño de los transistores [5]. Un buen compromiso entre área, consumo y velocidad se puede conseguir cuando los transistores trabajan en la región de inversión moderada. Este método, [5], explota el hecho de que tanto la transconductancia, como la corriente de drenador varían con el ancho de puerta y, por lo tanto, la relación gm/ID no Capítulo 2. El transistor MOS y la metodología de diseño gm/ID 15 dependerá del mismo. Gracias a esto, una vez conocidas las especificaciones de producto de ganancia por ancho de banda, podemos calcular las corrientes derivándolas de la ecuación 2.11, donde el numerador es la transconductancia del mismo y el denominador es la relación gm/ID del transistor derivada de un transistor similar, cuyo ancho de puerta W* y longitud L* son conocidos. 𝐼𝐷=𝑔𝑚 (𝑔𝑚 𝐼𝐷)∗ 2.11 Siendo la corriente de drenador conocida, los anchos del transistor siguen la ecuación 2.12. 𝑊=(𝑊)∗𝐼𝐷 (𝐼𝐷)∗ 2.12 Estas dos ecuaciones nos ayudarán a determinar la corriente de drenador y el ancho de puerta, para un producto de ganancia por ancho de banda fijado por gm. La clave de esta metodología la encontramos en el denominador de la primera ecuación. Para explicarlo mejor, consideramos como ejemplo la llamada “etapa de ganancia intrínseca” (Figura 2.11) que consiste en un transistor en configuración fuente común. Llamaremos VA a la tensión de Early, la cual controla la conductancia de salida del transistor (gD=ID/VA). Por lo tanto, tenemos que la frecuencia de ganancia unidad y la ganancia en DC vendrán dadas respectivamente por las ecuaciones (2.13) y (2.14). 𝜔𝑇=𝑔𝑚 𝐶 2.13 𝐴𝐷𝐶=−𝑔𝑚 𝑔𝑑=−𝑔𝑚 𝐼𝐷𝑉𝐴 2.14 Figura 2.11 – Etapa de ganancia intrínseca Podemos observar la relación gm/ID con el modo de operación del transistor en la ecuación 2.15, donde vemos que gm/ID es igual a la derivada del logaritmo de ID con respecto a VG. Capítulo 2. El transistor MOS y la metodología de diseño gm/ID 16 𝑔𝑚 𝐼𝐷=1 𝐼𝐷𝜕(ln𝐼𝐷) 𝜕𝑉𝐺=𝜕{ln[𝐼𝐷 (𝑊 𝐿)]} 𝜕𝑉𝐺 2.15 Esta derivada será máxima cuando el transistor se encuentre en la región de inversión débil, donde la dependencia de ID frente a VG es exponencial. Otra característica interesante de esta metodología es que, tanto la relación gm/ID, como la corriente normalizada (ID/(W/L)), son independientes del tamaño de los transistores. Por lo tanto, la relación entre gm/ID y la corriente normalizada, es una característica única para todos los transistores del mismo tipo (NMOS o PMOS) de una tecnología determinada (aunque esta afirmación deberá ser revisada cuando tratamos con transistores de canal corto). En la Figura 2.12, se muestra la curva típica de la transconductancia de un transistor MOS en función de la corriente de drenador. Además, se indican, de forma aproximada las tres zonas de funcionamiento, inversión débil, moderada y fuerte. Figura 2.12 - Curva típica de la transconductancia de un MOS frente a la corriente de drenador. En la fase de diseño, cuando no se conoce la relación de aspecto W/L, se generará la curva representada anteriormente que nos permitirá averiguar su valor. Se deberá elegir el valor Gm/ID en función de la región de operación del transistor. Dicha elección de Gm/ID es muy importante por las siguientes razones:  Está muy directamente relacionado con el rendimiento de los circuitos analógicos.  Da una indicación de la región de operación del dispositivo Capítulo 2. El transistor MOS y la metodología de diseño gm/ID 17  Proporciona una herramienta muy sencilla para determinar las dimensiones de los transistores [6]. En resumen, de la curva de Gm/ID vs ID/(W/L) se obtiene la relación de aspecto W/L, para posteriormente, con la relación Gm/Id frente a la tensión VA, se obtendrá la L idónea para minimizar el consumo. En la Figura 2.13 se muestra el flujo de trabajo paso a paso de cómo llevar a cabo esta metodología. Figura 2.13 - Flujo de trabajo para la metodología gm/ID 2.7. La curva gm/ID vs. ID/(W/L) En el apartado anterior se ha explicado cómo puede usarse la curva gm/ID vs. ID/(W/L) en la fase de diseño para determinar la relación de aspecto de los transistores (W/L). Podremos obtener dicha curva de dos maneras diferentes: experimental o analíticamente. La primera forma podemos llevarla a cabo realizando medidas sobre un transistor cuyo ancho y longitud son conocidos, esto nos permitirá derivar la relación gm/ID de las características ID(VGS) de dicho transistor. El otro método, emplea expresiones analíticas para la relación gm/ID, estas expresiones las obtenemos de modelos matemáticos como pueden ser el modelo EKV. Con estos modelos matemáticos podremos hacer dicho cálculo a mano o empleando programas de cálculo como puede ser Matlab. En este trabajo llevaremos a cabo el primer método. Trabajaremos con la tecnología de 0.18 um de UMC. Como no disponemos de dichos dispositivos físicos, Capítulo 2. El transistor MOS y la metodología de diseño gm/ID 18 hemos optado por realizar varias simulaciones de dichos transistores utilizando el software de simulación “Advanced Design System” [7]. En el presente apartado explicamos cómo obtener estas curvas características tanto para el transistor CMOS como para el transistor PMOS. En este caso vamos a explicar el proceso para el transistor NMOS, siendo este proceso extensible a los transistores PMOS. En el software ADS, realizamos una simulación en DC del mismo circuito del que hemos extraído la curva característica, (ver Figura 2.2). Dicho circuito se ha realizado con un transistor con relación de aspecto 10. Se ha comprobado que al variar dicha relación la curva no cambia, tal y como hemos afirmado con anterioridad. Realizamos un barrido de la tensión de puerta, VGS, de 0 a 2 V, de esta manera podemos representar los parámetros más importantes del transistor como por ejemplo la transconductancia, gm, o como las diferentes tensiones y corrientes del circuito. En la Figura 2.14 y la Figura 2.15 se muestran las curvas gm/ID vs. ID/(W/L) para el transistor NMOS y PMOS respectivamente. Figura 2.14 - Curva gm/ID vs ID/(W/L) del transistor NMOS Capítulo 2. El transistor MOS y la metodología de diseño gm/ID 19 Figura 2.15 - Curva gm/ID vs ID/(W/L) del transistor PMOS 2.8. Conclusiones En este capítulo hemos estudiado el transistor MOS en profundidad. Hemos descrito su funcionamiento y explicado la forma de obtener las curvas características que sirven de ayuda para poder comprender su funcionamiento, tanto para los transistores NMOS, como para los PMOS. Una vez conocidas las zonas de trabajo de los transistores, hemos estudiado la metodología gm/ID y los niveles de inversión en los que pueden trabajar, representando la curva gm/ID vs. ID/(W/L) que sirve para dimensionar los transistores dependiendo de la región de trabajo en la que queramos que se encuentren, mejorando considerablemente el consumo final del dispositivo diseñado. Capítulo 2. El transistor MOS y la metodología de diseño gm/ID 20 21 Capítulo 3. Introducción a los amplificadores de ganancia programable 3.1. Introducción Los amplificadores de ganancia variable, VGAs, del inglés “Variable Gain Amplifiers”, o también conocidos como amplificadores de ganancia programable, PGAs, del inglés “Programmable Gain Amplifiers”, son utilizados en multitud de dispositivos de detección o de comunicaciones tanto a corta como a larga distancia. El rango de aplicaciones en las que pueden verse es muy amplio, abarcando desde equipos de ultrasonidos, radares o comunicaciones inalámbricas. El principal objetivo de estos amplificadores es variar su ganancia en función de una tensión de control y, de esta manera, dar a la salida un nivel de señal óptimo dependiendo de los requerimientos del sistema. El amplificador debe evitar salir de la zona lineal de trabajo y mantener los niveles de salida para el funcionamiento óptimo del sistema. En la actualidad, existen diversos diseños de amplificadores de ganancia variable fundamentados en conseguir una linealidad alta a la salida, un rango dinámico elevado y un ancho de banda constante. Estos amplificadores suelen ubicarse a la salida de los receptores de comunicaciones inalámbricas. Los receptores están formados por un cabezal de recepción formado por LNAs, mezcladores, amplificadores de transimpedancia (TIAS), etc., seguidos del bloque de filtrado y de la etapa de amplificación. La forma más habitual de encontrarnos estos dos últimos bloques es con el filtro en primer lugar y a su salida el amplificador, aunque estas dos etapas pueden Capítulo 3. Introducción a los amplificadores de ganancia programable 22 alternar su posición entre sí, dando lugar a diferentes configuraciones. Por tanto, los amplificadores pueden clasificarse en función del lugar donde se sitúan en el circuito. A continuación, realizamos un estudio de las diferentes maneras en las que nos podemos encontrar los amplificadores dentro de los transceptores de comunicaciones. 3.2. Clasificación de los amplificadores según la posición de los bloques en el diseño El esquema más utilizado a la hora de diseñar un receptor es el que incluye el amplificador al final del receptor, como último bloque, justo después del filtro. Sin embargo, también existen otras alternativas como pueden ser colocar el PGA previamente al filtro, incluir la ganancia en el diseño del filtro, alternar varias etapas de filtrado y amplificación o incluso colocar el amplificador antes del mezclador. 3.2.1. PGA después del filtro Como se ha comentado anteriormente, el diseño que con más frecuencia nos encontramos en la literatura es con el amplificador colocado después de la etapa de filtrado, conectado con la salida del receptor. En la Figura 3.1 se puede observar un ejemplo de esta arquitectura [8]. En este caso el amplificador se encuentra precedido por el filtro del sistema y a su salida se encuentra un conversor analógico digital, que realiza la digitalización del nivel de salida de cada PGA. Figura 3.1 – PGA después del filtro [8] Capítulo 3. Introducción a los amplificadores de ganancia programable 23 Normalmente el propio amplificador también realiza un filtrado, independiente de la etapa anterior. Este filtrado se realiza para eliminar el ruido Flicker o provocado por las frecuencias bajas. También pueden incluir un filtro paso bajo para evitar problemas de aliasing. En la Figura 3.2 se muestra un ejemplo de dicho diseño. Cada PGA proporciona entre 14 y 24 dB de ganancia. Entre las dos etapas amplificadoras se encuentra un filtro paso bajo de segundo orden ajustable por medio de los condensadores C1 y C2, con el objetivo de evitar que se produzca aliasing. Figura 3.2 – PGA con filtro anti-aliasing [9] 3.2.2. PGA antes del filtro Otra posibilidad a la hora de diseñar un amplificador para un receptor de comunicaciones es situar la etapa de amplificación previa a la etapa de filtrado. En el ejemplo de la Figura 3.3 se puede observar que una vez la señal ha sido convertida a banda base entra en los amplificadores de ganancia variable (VGA) y posteriormente se realiza un filtrado de tres etapas [10]. Cuando el nivel de la señal de radiofrecuencia es bajo la ganancia deberá ser alta, haciendo que la conmutación de ganancia del sistema no influya en la sensibilidad del receptor. El amplificador también es responsable de compensar la pérdida de ganancia del filtro de tres etapas que se encuentra a su salida. Figura 3.3 – PGA previo al filtro [10] En la Figura 3.4 se puede observar cómo ha sido implementado el amplificador y el filtro. Esta topología está formada por una etapa de amplificación implementada con Capítulo 3. Introducción a los amplificadores de ganancia programable 30 31 Capítulo 4. Amplificadores operacionales 4.1. Introducción En este capítulo estudiaremos las partes que forman un amplificador operacional y las características que debemos tener en cuenta para poder llevar a cabo su diseño. Este capítulo es eminentemente teórico y, por ello, se emplaza al lector experimentado en estos temas al siguiente capítulo en el que se diseña de forma práctica un amplificador operacional con entrada diferencial y salida asimétrica. Además, se usa este circuito para hacer una primera implementación de un PGA. El esquema de la Figura 4.1 [16] muestra un amplificador operacional de ejemplo. Este amplificador consta de varias etapas que pueden dividirse, de izquierda a derecha, en: o Una etapa de polarización o Una etapa de entrada diferencial o Una etapa de salida asimétrica Capítulo 4. Amplificadores operacionales 32 Figura 4.1 – Ejemplo de amplificador de dos etapas La etapa de polarización del circuito está formada por la fuente de corriente M9 y los transistores M8 y M5. Esta corriente es fundamental para el circuito, pues afecta directamente en los parámetros de funcionamiento del amplificador. La etapa de entrada la forman los transistores M1, M2, M3 y M4, estando apareados entre sí, (M1 y M2, M3 y M4). Finalmente se encuentra la etapa de salida, formada por los transistores M6 y M7. En este ejemplo, además, se encuentra una compensación realizada por polo dominante mediante el condensador Cc. 4.2. Etapa de entrada En este apartado estudiaremos la etapa de entrada del amplificador que se muestra en la Figura 4.2. El transistor M5 ha sido sustituido por una fuente de corriente IDD. Capítulo 4. Amplificadores operacionales 33 Figura 4.2 – Etapa de entrada diferencial Para estudiar mejor el funcionamiento de esta etapa analizaremos el circuito equivalente en pequeña señal, partiendo del modelo en pequeña señal de un transistor MOS mostrado en la Figura 4.3. Figura 4.3 - Modelo en pequeña señal del MOSFET tipo N Tenemos que: 𝑟0=|𝑉𝐴| 𝐼𝑑 4.1 Siendo 𝑉𝐴=1𝜆 4.2 y gm es el parámetro de la transconductancia del transistor: Capítulo 4. Amplificadores operacionales 34 Por tanto, los parámetros del modelo en pequeña señal gm y r0, dependen de la polarización en continua del transistor. En pequeña señal, las fuentes ideales de tensión continua se sustituyen por cortocircuitos, esto se debe al hecho de que el voltaje frente a una fuente ideal de tensión continua no cambia y de este modo habrá siempre un voltaje nulo en la señal frente a una fuente de tensión continua. Además, la señal de corriente de una fuente de corriente continua ideal siempre será nula, de esta forma una fuente de corriente continua ideal puede sustituirse por un circuito abierto. Por otro lado, el modelo en pequeña señal para un MOSFET con puerta y drenador cortocircuitados se muestra en la Figura 4.4. Figura 4.4 - Resistencia MOSFET y su equivalente en pequeña señal Como 𝑣𝑑𝑠=𝑣𝑔𝑠 la resistencia efectiva será: 𝑣𝑔𝑠 𝑣𝑔𝑠∙𝑔𝑚=1 𝑔𝑚 Teniendo en cuenta estas consideraciones, el modelo en pequeña señal de la etapa diferencial es el que se muestra en la Figura 4.5, donde si los transistores M1 y M2 están perfectamente apareados el punto donde se conectan las fuentes de estos dos transistores se puede considerar tierra en AC. 𝑔𝑚=𝐾𝑛𝑊 𝐿(𝑉𝐺𝑆−𝑉𝑡) 4.3 Capítulo 4. Amplificadores operacionales 35 El modelo simplificado de la etapa diferencial se muestra en la Figura 4.6. Dado que M1 está apareado con M2 y M3 con M4 los nodos S1 y S2 donde se unen M1 y M2 se pueden considerar tierra en AC. De la misma forma, dado que S3 y S4 son tierra en AC, S1, S2, S3 y S4 se pueden unir en un único nodo. Figura 4.5 - Modelo en pequeña señal de la etapa diferencial Figura 4.6 - Modelo simplificado de la etapa diferencial Partiendo de la figura anterior tenemos: 𝐶1=𝑐𝑔𝑑1+𝑐𝑔𝑠3+𝑐𝑔𝑠4 4.4 𝐶2=𝑐𝑔𝑑2 4.5 𝐶3=𝑐𝑔𝑑4 4.6 Cualquier pequeña señal que exista en la puerta de M1 dará lugar a una corriente en pequeña señal id1, que circulará desde el drenador a la fuente de M1. Dicha corriente se refleja de M3 a M4, por lo que: 𝑖𝑑1=𝑔𝑚1∙𝑣𝑔𝑠1 4.7 Capítulo 4. Amplificadores operacionales 36 Puesto que S1, S2, S3 y S4 tienen el mismo potencial (mismo nodo), id1 también fluirá de la fuente al drenador de M2. Por tanto: Como vgs1=vgs2: Por tanto, vid = 2vgs1: El voltaje de salida en pequeña señal es: Si calculamos la ganancia dividiendo vout entre vid obtenemos: Además, tenemos que: 𝑔𝑚4∙𝑣𝑔𝑠4=𝑖𝑑1 4.8 𝑔𝑚2∙𝑣𝑔𝑠2=−𝑖𝑑1 4.9 𝑖𝑜𝑢𝑡=𝑖𝑑1−(−𝑖𝑑1)=2𝑖𝑑1 4.10 𝑟𝑜𝑢𝑡=𝑟𝑜2∥𝑟𝑜4 4.11 𝑖𝑑1=𝑔𝑚1∙𝑣𝑔𝑠1 4.12 𝑣𝑖𝑑=𝑣𝑔𝑠1+𝑣𝑔𝑠2 4.13 𝑖𝑑1 𝑣𝑖𝑑=𝑔𝑚1∙𝑣𝑔𝑠1 2𝑣𝑔𝑠 =𝑔𝑚1 2 4.14 𝑣𝑖𝑑=2𝑖𝑑1 𝑔𝑚1 4.15 𝑣𝑜𝑢𝑡=𝑖𝑜𝑢𝑡⋅𝑟𝑜𝑢𝑡 4.16 𝑣𝑜𝑢𝑡=2𝑖𝑑⋅(𝑟𝑜2∥𝑟𝑜4) 4.17 𝑣𝑜𝑢𝑡 𝑣𝑖𝑑 =2𝑖𝑑1⋅(𝑟𝑜2∥𝑟𝑜4) 2𝑖𝑑1 𝑔𝑚1 4.18 𝑣𝑜𝑢𝑡 𝑣𝑖𝑑 =𝑔𝑚1,2(𝑟𝑜2∥𝑟𝑜4) 4.19 Capítulo 4. Amplificadores operacionales 37 Por tanto: Donde K es un valor constante que el diseñador no puede controlar. El efecto de λ en la ganancia disminuye cuando L aumenta, así que 1𝜆 es directamente proporcional a la longitud del canal. Entonces podemos establecer una relación entre 𝑊1,2 𝐿1,2 y la corriente de drenador con la ganancia en pequeña señal: La constante no aparece ya que el valor no es dependiente de las decisiones que tome el diseñador y por tanto no se puede ajustar. Conclusiones: o Si incrementamos W1,2, L1,2 o ambos, la ganancia aumenta. o Si disminuimos la corriente de drenador de M1 y M2 la ganancia aumenta. 4.3. Fuente de corriente La etapa de polarización es una de las partes más importantes de un diseño analógico. Esta etapa es la encargada de establecer el punto de operación apropiado en DC para el transistor. Una vez establecido el punto de operación de forma corriente, la corriente de drenador Id y la tensión drenador-fuente serán estables y medibles y aseguran la operación en la región de saturación para todas las señales de entrada con las que pueda encontrarse el circuito. 𝑔𝑚1,2=√2𝛽1,2𝐼𝐷1,2 4.20 (𝑟𝑜2∥𝑟𝑜4)≅1 2𝜆𝐼𝐷,2(𝑠𝑖𝑒𝑛𝑑𝑜 𝑟=1 𝜆𝐼) 4.21 𝑣𝑜𝑢𝑡 𝑣𝑖𝑑 ≅√2𝛽1,2𝐼𝐷1,2∙(1 2𝜆𝐼𝐷,2) 4.22 𝑣𝑜𝑢𝑡 𝑣𝑖𝑑 ≅𝐾∙√𝑊1,2 𝐿1,2𝐼𝐷1,2∙(1𝜆) 4.23 𝑣𝑜𝑢𝑡 𝑣𝑖𝑑 ∝√𝑊1,2 𝐿1,2 𝐼𝐷1,2 4.24 Capítulo 4. Amplificadores operacionales 38 La capacidad de un espejo de corriente de mantener el valor de la intensidad constante, el número de transistores utilizados y sus tamaños son los factores principales que definen lo bueno que es el espejo. A la hora de diseñar un espejo de corriente es muy importante tener en cuenta los aspectos mencionados. 4.3.1. Características ideales de un espejo de corriente Un espejo de corriente ideal debe tener las siguientes características: o La corriente de salida es una función lineal de la corriente de entrada. 𝐼𝑜𝑢𝑡=𝐴∙ 𝐼𝑖𝑛 o La resistencia de entrada es nula o La resistencia de salida es infinita. En un diseño real, se busca que el comportamiento se asemeje lo más posible al diseño ideal. 4.3.2. Análisis de un espejo de corriente básico En la Figura 4.7 se puede observar el esquema de un espejo de corriente básico, donde el transistor M1 está operando en región de saturación ya que el drenador está cortocircuitado con la puerta. Figura 4.7 - Espejo de corriente básico Por lo tanto: 𝐼𝐷1=12𝐾𝑛(𝑊 𝐿)1(𝑉𝐺𝑆−𝑉𝑡)2 4.25 Donde hemos supuesto que 𝜆=0 Capítulo 4. Amplificadores operacionales 39 La corriente de drenador de M1 la suministra la tensión de alimentación, VDD, a través de una resistencia, R. Suponiendo que las corrientes de puerta son aproximadamente cero: 𝐼𝐷1=𝐼𝑟𝑒𝑓=𝑉𝐷𝐷−𝑉𝐺𝑆 𝑅 4.26 Por otro lado, tenemos que el transistor M2 tiene la misma VGS que M1, y suponiendo que está en la región de saturación, su corriente de drenador, que es la corriente de salida Io de la fuente de corriente será: 𝐼𝑜=𝐼𝐷2=12𝐾𝑛(𝑊 𝐿)2(𝑉𝐺𝑆−𝑉𝑡)2 4.27 De nuevo, sin tener en cuenta la modulación de la longitud del canal. Usando las ecuaciones 4.25, 4.26 y 4.27 somos capaces de relacionar la corriente de salida I0 con la corriente de referencia Iref. Reordenando la ecuación 4.26 y sustituyendo Iref = ID1: 𝐼𝑟𝑒𝑓 (𝑊 𝐿)1=12𝐾𝑛(𝑉𝐺𝑆−𝑉𝑡)2 4.28 Sabiendo que 𝐼𝑜=[12𝐾𝑛(𝑉𝐺𝑆−𝑉𝑡)2](𝑊 𝐿)2 4.29 Sustituimos en la ecuación 4.29: 𝐼𝑜=𝐼𝑟𝑒𝑓 (𝑊 𝐿)1(𝑊 𝐿)2 4.30 𝐼𝑜 𝐼𝑟𝑒𝑓=(𝑊 𝐿)2 (𝑊 𝐿)1 4.31 De esta manera tenemos una relación entre ambas corrientes de forma que, por medio de la anchura y longitud de los transistores, podemos cambiar la corriente de salida. Por ejemplo, si ambos transistores son iguales, tenemos: 𝐼𝑜 𝐼𝑟𝑒𝑓=1 4.32 Capítulo 4. Amplificadores operacionales 46 Figura 4.13 - Op-Amp de dos etapas con las capacidades parásitas 𝐴2=𝑣𝑜 𝑣𝑜1=−𝑔𝑚6∙𝑣𝑜1𝑟𝑜6∥𝑟𝑜7 𝑣𝑜1 4.46 𝐴2=−𝑔𝑚6(𝑟𝑜6∥𝑟𝑜7) 4.47 De este modo c1 y c2 para la Figura 4.12 pueden calcularse examinando la Figura 4.13. 𝑐1=𝑐𝑑𝑏4+𝑐𝑔𝑑4+𝑐𝑑𝑏2+𝑐𝑔𝑑2+𝑐𝑔𝑠6+𝑐𝑔𝑑6∙(1+𝐴2) 4.48 𝑐2=𝑐𝑑𝑏6+𝑐𝑑𝑏7+𝑐𝑔𝑑7+𝑐𝑔𝑑6∙(1+1 𝐴2)+𝐶𝐿 4.49 Si suponemos que 𝑐1<𝑐2, el polo asociado con la salida del amplificador diferencial (1 𝑐1(𝑟𝑜2∥𝑟𝑜4)) será más bajo en frecuencia que el polo asociado a la salida de la etapa de salida (1 𝑐2(𝑟𝑜6∥𝑟𝑜7)). Además del modelo de alta frecuencia de la Figura 4.12 tenemos: 𝑣𝑜 𝑣𝑖𝑑=[𝑣0 𝑣𝑜1]∙[𝑣𝑜1 𝑣𝑖𝑑]∙[1 [1+ 𝑠 𝑐1(𝑟𝑜2∥𝑟𝑜4)]]∙[1 [1+ 𝑠 𝑐2(𝑟𝑜6∥𝑟𝑜7)]] 4.50 𝑣𝑜 𝑣𝑜1=𝑔𝑚6∙(𝑟𝑜6∥𝑟𝑜7)1 (1+ 𝑠 𝑐2(𝑟𝑜6∥𝑟𝑜7)) 4.51 Capítulo 4. Amplificadores operacionales 47 𝑣𝑜1 𝑣𝑖𝑑=𝑔𝑚1∙(𝑟𝑜2∥𝑟𝑜4)∙ 1 [1+ 𝑠 𝑐1(𝑟𝑜2∥𝑟𝑜4)] 4.52 Por tanto, la respuesta en frecuencia es: 𝑣𝑜 𝑣𝑖𝑑=[𝑔𝑚6∙(𝑟𝑜6∥𝑟𝑜7)]∙[𝑔𝑚1∙(𝑟𝑜2∥𝑟𝑜4)]∙[1 (1+ 𝑠 𝑐1(𝑟𝑜2∥𝑟𝑜4))] ∙[1 [1+ 𝑠 𝑐2(𝑟𝑜6∥𝑟𝑜7)]] 4.53 Donde los polos se corresponden con: 𝑃1=1 𝑐1∙(𝑟𝑜2∥𝑟𝑜4) 4.54 𝑃2=1 𝑐2∙(𝑟𝑜6∥𝑟𝑜7) 4.55 4.6. Realimentación y compensación La compensación óptima de los Op-Amps se considerada una de las partes más difíciles del diseño. Los amplificadores operacionales pueden trabajar tanto en lazo cerrado como en lazo abierto dependiendo si se usa realimentación o no. En la configuración de lazo cerrado, la señal de salida se conecta a uno de los terminales de entrada. La realimentación negativa es la más usada para estabilizar la ganancia del amplificador contra la variación de los parámetros de los dispositivos activos debido a cambios en la tensión de alimentación, a los cambios de temperatura o al envejecimiento del dispositivo. La realimentación negativa se usa también para modificar las impedancias de entrada y salida del circuito, reducir la distorsión de la señal y mejorar el ancho de banda. La realimentación negativa proporciona a los Op-Amps las siguientes propiedades: o Desensibilizar la ganancia: hace que el valor de la ganancia sea menos sensible a las variaciones en los componentes del circuito, como por ejemplo las variaciones causadas por cambios en la temperatura. o Reducir la distorsión lineal: hace que la salida sea proporcional a la entrada y hacer la ganancia constante e independiente del nivel de la señal. Capítulo 4. Amplificadores operacionales 48 o Reducir el efecto del ruido: minimizar la contribución a la salida de las señales no deseadas generadas por los componentes del circuito. o Controlar la impedancia de entrada y salida: elevar o disminuir las impedancias de entrada y salida. o Ampliar el ancho de banda del amplificador. Todas las propiedades anteriores se pueden obtener a costa de una reducción en la ganancia y del riesgo de que el amplificador se vuelva inestable (esto supone que el sistema oscila). 4.6.1. Estabilidad de amplificadores realimentados Como ya hemos visto, la realimentación negativa nos ofrece importantes beneficios y mejoras en el funcionamiento del amplificador. Sin embargo, el realimentar un amplificador podría hacer que éste no se comportara bien o, incluso, que llegara a oscilar. Para determinar si un sistema es inestable se suele emplear el criterio de Nyquist mediante el diagrama de Bode. En la Figura 4.14 se muestra el diagrama de bloques de un sistema realimentado lineal genérico. Figura 4.14 - Sistema Realimentado En un sistema realimentado típico, la función de transferencia viene dada por la siguiente expresión: 𝐴𝐹=𝑣𝑜 𝑣𝑖=𝐴 1+𝐴𝛽 4.56 Para el caso típico en el que el producto 𝐴𝛽 sea mucho mayor que la unidad, la función de transferencia viene determinada por la realimentación 1 𝛽, como puede verse en la ecuación 4.57. Capítulo 4. Amplificadores operacionales 49 𝐴𝐹=𝑣𝑜 𝑣𝑖=𝐴 1+𝐴𝛽 𝐴𝛽≫1 → 𝐴𝐹=1𝛽 4.57 El análisis de estabilidad de un sistema realimentado se basa en ver si para señal de entrada nula es capaz de generar o no una señal a la salida (Figura 4.15). En caso de que no haya señal a la salida se dice que el circuito es estable y cuando sí hay señal a la salida el circuito es inestable y oscila. Figura 4.15 - Análisis de estabilidad La estabilidad de un circuito se puede analizar gráficamente observando su diagrama de Bode. Así, el circuito es estable si no presenta ganancia cuando el desfase es de 180º (Figura 4.16) y es inestable si la ganancia es positiva para ese mismo desfase (Figura 4.17). Normalmente, para asegurar la condición de estabilidad se suele especificar una distancia de seguridad denominada margen de fase. Figura 4.16 - Sistema estable Capítulo 4. Amplificadores operacionales 50 Figura 4.17 - Sistema inestable 4.6.2. Tipos de compensación Como hemos visto en el apartado anterior, los amplificadores realimentados pueden ser inestables. Las técnicas de compensación son métodos que permiten corregir la respuesta de los amplificadores realimentados. Las técnicas más utilizadas son: o Limitación de β: se trata de controlar la estabilidad limitando el valor de la ganancia de la red de realimentación (β). o Polo dominante o Miller: se basa en introducir un polo a una frecuencia suficientemente baja y de este modo se convierta en dominante para eliminar la ganancia de tal forma que los 0 dB lleguen cuando la fase esté suficientemente alejada de los -180º o Polo-cero: esta técnica introduce un cero en alta frecuencia y un polo en baja frecuencia. Las ventajas de este método sobre el anterior es que se obtiene mejor ancho de banda. Para escoger la situación de cada uno se puede jugar con dos elementos: un polo y un cero. Un método muy utilizado consiste en situar el cero sobre el primer polo, y luego seguir el método de compensación de Miller. o Adelanto de fase: es el método más difícil de realizar en la práctica, pero que se consiguen anchos de banda mayores que con los anteriores. Esta técnica se basa en una red como la mostrada en la Figura 4.18. Capítulo 4. Amplificadores operacionales 51 Figura 4.18 - Red de compensación por adelanto de fase Esta red funciona a frecuencias bajas como atenuador, con un factor de 𝑅2 𝑅1+𝑅2 y a frecuencias altas tiene ganancia unidad. Lo que se busca en esta técnica es la mayor separación entre polos posible y situar el cero sobre el segundo polo. De esta manera conseguimos que, sobre la función con ese cero, el tercer polo pase a ser el segundo y la distancia entre el primero y el segundo aumente. 4.6.3. Implementación En este apartado mostramos la implementación de dos de las compensaciones más usadas: polo dominante o Miller y polo-cero. Compensación por polo dominante o Miller Para llevar a cabo esta compensación incluiremos en el análisis un condensador de compensación, CC, como se muestra en la Figura 4.19. Teniendo en cuenta que los dos polos del sistema sin compensación que determinamos previamente son: 𝑃1=1 𝑐1∙(𝑟𝑜2∥𝑟𝑜4) 4.58 𝑃2=1 𝑐2∙(𝑟𝑜6∥𝑟𝑜7) 4.59 Capítulo 4. Amplificadores operacionales 52 Figura 4.19 - Modelo en pequeña señal del Op-Amp con condensador de compensación Añadiendo el condensador de compensación Cc, llegamos a dos conclusiones: o La capacidad efectiva equivalente asociada 𝑟𝑜2∥𝑟𝑜4 la hemos incrementado a: 𝑔𝑚1∙𝑟𝑜2∥𝑟𝑜4∙𝐶𝑐. Esto reduce la frecuencia del polo P1 una cantidad considerable. Así, Cc dominará el valor de c1 y causará que el polo P1 cambie a una nueva localización. o Movemos P2 a una frecuencia mayor. Si 𝑟1=𝑟𝑜2∥𝑟𝑜4,𝑟2=𝑟𝑜6∥𝑟𝑜7, 𝑣𝑜 𝑣𝑖 =𝑔𝑚1𝑔𝑚6𝑟1𝑟2(1−𝑆𝐶𝑐 𝑔𝑚6) 1+𝑆[𝑟1(𝑐1+𝐶𝑐)+𝑟2(𝑐2+𝐶𝑐)+𝑔𝑚6𝑟1𝑟2]+𝑆2𝑟1𝑟2[𝑐1𝑐2+𝐶𝑐(𝑐1+𝑐2)] 4.60 Podemos escribir un polinomio de segundo orden: 𝑃(𝑆)=1+𝑎𝑆+𝑏𝑆2=(1−𝑆 𝑃1)(1−𝑆 𝑃2)=1−𝑆(1 𝑃1+1 𝑃2)+𝑆2 𝑃1𝑃2 4.61 Si |𝑃2|≪|𝑃1| entonces: 𝑃(𝑆)=1−𝑆 𝑃1+𝑆2 𝑃1𝑃2 4.62 De este modo, podemos escribir P1 y P2 en términos de a y b como: 𝑃1=−1 𝑎 4.63 𝑃1=−𝑎 𝑏 4.64 La clave de esta técnica es asumir que la magnitud de la raíz P2 es mejor que la magnitud de la raíz P1. 𝑃1=−1 𝑟1(𝑐1+𝐶𝑐)+𝑟2(𝑐2+𝐶𝑐)+𝑔𝑚6𝑟1𝑟2𝐶𝑐 4.65 Capítulo 4. Amplificadores operacionales 53 𝑃1≅−1 𝑔𝑚6𝑟1𝑟2𝐶𝑐 4.66 𝑃2=−𝑟1(𝑐1+𝐶𝑐)+𝑟2(𝑐2+𝐶𝑐)+𝑔𝑚6𝑟1𝑟2𝐶𝑐 𝑟1𝑟2(𝑐1𝑐2+𝐶𝑐(𝑐1+𝑐2)) 4.67 𝑃2≅−𝑔𝑚6𝐶𝑐 𝑐1𝑐2+𝑐1𝐶𝑐+𝑐2𝐶𝑐) 4.68 𝑃2≅−𝑔𝑚6 𝑐2 4.69 En principio, el segundo polo no debería afectar a la respuesta en frecuencia hasta después de que la magnitud esté por debajo de 0 dB. Es de interés notar que también aparece un cero debido al condensador Cc que está localizado en: 𝑍1=𝑔𝑚6 𝐶𝑐 4.70 Este cero tiene consecuencias negativas en nuestro margen de fase, causando que la fase se acerque a -180º más rápidamente. Para evitar el efecto de este cero, debemos mover el cero lo más lejos posible del punto donde la magnitud alcanza 0 dB (típicamente un factor de 10). Compensación por polo-cero Un remedio al “problema” del cero es añadir una resistencia Rz en serie con Cc. 𝑍1=1 [𝐶𝑐(1 𝑔𝑚6−𝑅𝑧)] 4.71 Esta resistencia nos permite colocar el cero adecuadamente de forma que se mejore el margen de fase. Así, si RZ = 0 tenemos el cero original, si 𝑅𝑧=1 𝑔𝑚6 tenemos un cero en el infinito y si 𝑅𝑧>1 𝑔𝑚6 se mejora el margen de fase ya que el desfase es en el sentido contrario al original. 4.7. Cálculo del Producto Ganancia por Ancho de Banda (GBW) El producto ganancia por ancho de banda, GBW, para el Op-Amp compensado es la ganancia en lazo abierto multiplicada por el ancho de banda del amplificador (establecido por P2). Capítulo 4. Amplificadores operacionales 54 𝐺𝐵𝑊=𝑔𝑚1𝑟1𝑔𝑚6𝑟2∙[1 𝑔𝑚6𝑟1𝐶𝑐𝑟2] 4.72 𝐺𝐵𝑊≅𝑔𝑚1 𝐶𝑐 4.73 Por tanto, la manera más eficiente de incrementar el GBW es decrementando Cc. Así, el valor del condensador de compensación, Cc, debe ser lo suficientemente grande como para obtener el margen de fase deseado y lo suficientemente pequeño para obtener un GWB adecuado a la aplicación que se le va a dar al amplificador operacional. 4.8. Conclusiones En este capítulo hemos estudiado en profundidad el esquemático de un amplificador operacional. Hemos listado las etapas que lo componen y las diferentes opciones que tenemos a la hora de diseñarlos, comprobando los efectos que se producen en las características finales del mismo. 55 Capítulo 5. Diseño de un amplificador de ganancia programable con entrada diferencial y salida asimétrica 5.1. Introducción Después del trabajo teórico realizado en los capítulos anteriores, nos disponemos a diseñar un PGA (Progammable Gain Amplifier). En primer lugar, comenzaremos por elaborar un Op-Amp (Operational Amplifier) con compensación Miller aplicando la metodología de diseño gm/Id. Esta metodología explota la relación entre la transconductancia gm y la corriente de drenador y el valor de la ratio Id(W/L). Se trata de un amplificador operacional de dos etapas con un condensador de realimentación para la compensación Miller. En la Figura 5.1 se muestra el esquemático del amplificador. Para conseguir que el amplificador varíe la ganancia añadiremos una realimentación negativa al Op-Amp. Ésta estará compuesta por una resistencia variable, que cambiará su valor en función de la ganancia que se requiera obtener. El siguiente paso será realizar una compensación variable del Op-Amp diseñado para mantener constante el ancho de banda. Esta tarea consistirá en diseñar un condensador variable para ajustar la compensación Miller del amplificador. Capítulo 5. Diseño de un amplificador de ganancia programable con entrada diferencial y salida asimétrica 62 una de las salidas del decodificador, de esta manera no puede haber varias resistencias activadas simultáneamente. Para cada palabra de código se activará un switch y la corriente circulará por la resistencia seleccionada. El símbolo de la resistencia variable se muestra en la Figura 5.8. Figura 5.7 - Malla resistiva Capítulo 5. Diseño de un amplificador de ganancia programable con entrada diferencial y salida asimétrica 63 Figura 5.8 - Símbolo de la resistencia variable 5.4. Diseño de un varactor (capacidad variable) Siguiendo la misma metodología utilizada en el apartado anterior, hemos diseñado un varactor. Esta capacidad variable se utilizará como condensador de compensación, de esta manera disminuiremos el efecto que produce la disminución del ancho de banda al aumentar la ganancia. Mediante simulación hemos conseguido los valores de capacidad requeridos. En la Figura 5.9 observamos la malla capacitiva diseñada. Cada switch se encuentra conectado a cada una de las salidas del decodificador (ver Figura 5.6). Por último, en la Figura 5.10 se muestra el símbolo de la capacidad variable, en el que variando la palabra de control se obtienen los diferentes niveles capacitivos. Capítulo 5. Diseño de un amplificador de ganancia programable con entrada diferencial y salida asimétrica 64 Figura 5.9 - Malla capacitiva Figura 5.10 - Símbolo del varactor Capítulo 5. Diseño de un amplificador de ganancia programable con entrada diferencial y salida asimétrica 65 5.5. PGA de una etapa 5.5.1. Diseño Para montar el amplificador programable utilizamos el OA diseñado con anterioridad realimentado con la malla resistiva y con una resistencia de entrada de 6 kΩ. Además, incluimos el varactor para realizar la compensación del amplificador. El esquema del circuito puede verse en la Figura 5.11. Figura 5.11 - Amplificador de una etapa 5.5.2. Simulación Introducimos una señal senoidal al amplificador y realizamos un barrido en frecuencia. Además, variamos la palabra de control para obtener los diferentes valores de ganancia y comprobar la respuesta (ver Figura 5.12). A continuación, comprobamos las especificaciones de ancho de banda y margen de fase que debe cumplir nuestro circuito. Simulamos todos los casos, de 0 a 21 dB, y mostramos tanto las ganancias (Figura 5.12) como las fases (Figura 5.13). Capítulo 5. Diseño de un amplificador de ganancia programable con entrada diferencial y salida asimétrica 66 Figura 5.12 – Valores de ganancia de la simulación AC del amplificador de una etapa Figura 5.13 – Valores de fase de la simulación AC del amplificador de una etapa A continuación, analizamos de manera más detallada el proceso para obtener las especificaciones de cada nivel de ganancia. Utilizaremos como ejemplo el nivel máximo, de 21 dB. Las marcas de la Figura 5.14 y la Figura 5.15 indican los puntos de interés utilizados para medir la ganancia (m1), el ancho de banda a 3 dB (m2) y el margen de fase (m3 y m4). Capítulo 5. Diseño de un amplificador de ganancia programable con entrada diferencial y salida asimétrica 67 Figura 5.14 - Máximo valor de la ganancia del PGA Figura 5.15 - Fase para el máximo valor de ganancia del PGA Como podemos observar en la Tabla 4, se cumplen los requisitos impuestos para cada uno de los niveles de ganancia. Capítulo 5. Diseño de un amplificador de ganancia programable con entrada diferencial y salida asimétrica 68 Tabla 4 – Resultados de la simulación AC Ganancia Ideal (dB) Ganancia Real (dB) Margen de fase (º) Ancho de banda a 3 dB (MHz) 0 0.23 164.4 25.12 3 3.25 132.5 25.12 6 6.26 121.5 19.95 9 9.25 116.5 15.85 12 12.24 102.7 15.85 15 15.22 89.6 15.85 18 18.19 80.97 12.59 21 21.14 57.21 15.85 5.6. PGA de dos etapas Una vez que hemos comprobado el funcionamiento del amplificador programable montamos dos etapas para conseguir una mayor ganancia, de 0 a 42 dB, en pasos de 3 dB. Capítulo 5. Diseño de un amplificador de ganancia programable con entrada diferencial y salida asimétrica 69 5.6.1. Diseño Como hemos explicado anteriormente, cada etapa del PGA proporcionará 21 dB por lo que conseguiremos un total de 42 dB, pudiendo variar de 3 en 3 dB dicho valor. El esquemático del circuito diseñado es el siguiente: Figura 5.16 - Amplificador de dos etapas 5.6.2. Simulación Introducimos una señal senoidal al amplificador y realizamos un barrido en frecuencia. Variando la palabra de control, en este caso de 4 bits, obtenemos los diferentes niveles de ganancia, de 0 a 42 dB (ver Figura 5.17). Figura 5.17 – Valores de ganancia del PGA de dos etapas Capítulo 5. Diseño de un amplificador de ganancia programable con entrada diferencial y salida asimétrica 70 Comprobamos las especificaciones de ancho de banda y margen de fase que debe cumplir nuestro circuito para cada uno de los valores de ganancia. Mostramos los resultados obtenidos en la Tabla 5. Tabla 5 - Resultados simulación AC Ganancia Ideal (dB) Ganancia Real (dB) Margen de fase (º) Ancho de banda a 3 dB (MHz) 0 0.86 59.34 50.12 3 3.88 114.7 39.81 6 6.89 157.9 50.12 9 9.89 168.4 39.81 12 12.88 91.1 50.12 15 15.86 87.96 39.81 18 18.82 85.49 31.62 21 21.77 120.1 19.95 24 23.84 136 12.59 27 26.85 100.3 12.59 30 29.85 97.75 12.59 33 32.84 56.11 12.59 36 35.81 54.85 12.59 39 38.78 53.82 12.59 42 41.71 60.32 10.00 5.7. Conclusiones En este capítulo hemos comenzado diseñando un amplificador operacional con entrada diferencial y salida asimétrica. Hemos partido de unas especificaciones basadas en otros diseños para la misma tecnología. Previamente al diseño del PGA, hemos diseñado una resistencia variable para realimentar el amplificador operacional y además hemos incorporado un varactor para mejorar la compensación del OTA. Uniendo todas Capítulo 5. Diseño de un amplificador de ganancia programable con entrada diferencial y salida asimétrica 71 las partes diseñadas elaboramos un PGA de una etapa con ganancia de 0 a 21 dB, en pasos de 3 dB. Una vez comprobado el funcionamiento diseñamos un PGA de dos etapas con mayor ganancia, en este caso de 0 a 42 dB en pasos de 3 dB. Finalmente, comprobamos nuevamente que se cumplen las especificaciones del estándar para el correcto funcionamiento del circuito. En el siguiente capítulo volveremos a diseñar un PGA de dos etapas, pero a diferencia del elaborado en el presente capítulo, en lugar de utilizar un Op-Amp asimétrico, diseñaremos uno diferencial ya que esta es la configuración que necesitaremos para nuestro receptor. Capítulo 6. Diseño de un amplificador de ganancia programable con entrada y salida diferencial 78 En la Figura 6.7 representamos la magnitud y la fase para el mayor nivel de ganancia (42 dB) siendo la gráfica similar para los diferentes valores de ganancia. A continuación, también comprobamos los resultados obtenidos para cada valor de ganancia (ver Tabla 7). Figura 6.7 – Simulación AC para 42 dB de ganancia Tabla 7 - Resultados para cada valor de ganancia Ganancia Ideal (dB) Ganancia Real (dB) Margen de fase (º) Ancho de banda a 3 dB (MHz) 0 -0,69 51,2 19,91 3 2,31 82,4 19,81 6 5,32 119,3 19,81 9 8,33 128,5 19,81 12 11,37 128,9 19,81 15 14,42 129,4 15,82 Capítulo 6. Diseño de un amplificador de ganancia programable con entrada y salida diferencial 79 18 17,50 125,2 15,82 21 20,62 130,8 12,56 24 24,47 115,5 7,83 27 27,48 101,2 7,83 30 30,50 91,6 7,83 33 33,54 78,8 7,83 36 36,60 76,7 7,93 39 39,69 60,5 7,93 42 42,82 58,9 7,93 6.4. Conclusiones Tras la implementación de un PGA con salida asimétrica en el capítulo 5, en esta ocasión hemos diseñado un amplificador de ganancia programable con entrada y salida diferenciales. Para ello, en primer lugar, diseñamos un amplificador operacional basado en el OA asimétrico diseñado con anterioridad. Comprobamos las especificaciones impuestas para el diseño y simulamos los resultados. En el siguiente capítulo incluiremos el PGA de dos etapas en un receptor diseñado para el estándar 802.15.4 y realizaremos las simulaciones oportunas para comprobar que el diseño se ha realizado correctamente. Capítulo 6. Diseño de un amplificador de ganancia programable con entrada y salida diferencial 80 81 Capítulo 7. PGA junto con el cabezal de recepción (Simulación del receptor completo) 7.1. Introducción Este trabajo fin de grado forma parte de un proyecto de mayor alcance que busca realizar un transceptor para el estándar 802.15.4. El PGA desarrollado en este trabajo forma parte de la cadena de recepción y su principal función es ajustar el valor del nivel de recepción, aumentando o disminuyendo su ganancia para mantener un valor regulado a la salida del receptor. Este receptor está formado por el cabezal de recepción, un filtro polifásico y, por último, el amplificador de ganancia programable. En este capítulo realizaremos las simulaciones oportunas que comprueben el correcto funcionamiento del PGA junto con el resto del receptor. Antes de comenzar con las simulaciones realizaremos una explicación del cabezal de recepción y del filtro, previamente diseñados por otros compañeros de forma simultánea a este trabajo. El esquema de este receptor se muestra en la Figura 1.1. 7.2. Cabezal de recepción El cabezal de recepción se corresponde con la primera etapa de un receptor, donde se adapta la señal de entrada para su posterior tratamiento. Típicamente, un cabezal de recepción en un circuito de radiofrecuencia como el que se desea diseñar está compuesto por una serie de elementos: Capítulo 7. PGA junto con el cabezal de recepción (Simulación del receptor completo) 82 o El primero de estos elementos es el amplificador de bajo ruido (LNA: Low Noise Amplifier), que es el encargado de adaptar la señal que proviene de la antena de recepción y amplificarla, introduciendo el menor ruido posible. o El siguiente elemento es el mezclador, que es el encargado de mezclar la señal recibida de entrada con una señal generada por el oscilador local con el fin de llevar la señal desde una frecuencia de entrada (generalmente alta) a una frecuencia de trabajo (en los receptores, esta frecuencia es menor que la de entrada). o Por último, el amplificador de transimpedancia (TIA) es el encargado de convertir la señal de corriente que sale del mezclador en tensión para ser procesada por el filtro. En cuanto a la arquitectura del cabezal de recepción, se ha optado por una arquitectura del tipo Low-IF. Se ha seleccionado esta arquitectura por ser la más adecuada para aplicaciones de bajo coste y bajo consumo. Además, al usar este tipo de arquitecturas no es necesario implementar filtros con complejos sistemas de realimentación para eliminar problemas como el nivel de continua introducido. Finalmente, también elimina posibles problemas por ruido Flicker (1/f Noise). Sin embargo, este tipo de arquitecturas presenta problemas con la frecuencia imagen, por lo que se precisa de un filtro polifásico a la salida del cabezal [1]. Cabe destacar que el LNA está alimentado con una tensión de 1.8 V mientras que el TIA y el filtro tienen una tensión de alimentación de 1.4 V. Esto se debe a que estos circuitos estarán controlados por un circuito de regulación de tensión (Tuning circuit). 7.2.1. Amplificador de bajo ruido La función principal del LNA es la de amplificar la señal de RF entrante introduciendo el menor ruido posible. Además, al ser la primera etapa de la cadena de recepción, cumple la función de adaptar la señal que viene de la antena. Teniendo esto en cuenta, un LNA se caracteriza por su baja figura de ruido (NF: Noise Figure) y una ganancia lo suficientemente alta para reducir la aportación de la NF en las siguientes etapas de la cadena de recepción. Un LNA también se caracteriza por su alta linealidad, lo cual permite trabajar con señales de entrada de alta frecuencia y con interferencias. Cabe destacar que un LNA debe tener una impedancia de entrada de 50Ω para una correcta adaptación, ya sea directamente con la antena o con algún componente adicional (un filtro de selección de canal o un conmutador entre transmisor y receptor, por ejemplo). Capítulo 7. PGA junto con el cabezal de recepción (Simulación del receptor completo) 83 Entre las distintas topologías que se pueden escoger para diseñar un LNA, se optó por una topología de cascodo con degeneración inductiva. Esta topología se caracteriza por tener salida asimétrica, por su alta ganancia, bajo ruido y un buen aislamiento entre la entrada y la salida [1]. Las principales razones por las que se ha escogido esta topología son, en primer lugar, que la corriente en continua disipada es menor que en una topología diferencial; y, en segundo lugar, porque la linealidad (en concreto el IIP2) no es crítica para el estándar 802.15.4 en comparación con otros estándares inalámbricos [11]. En la Figura 7.1 se muestra un esquemático de la topología utilizada. Figura 7.1 - Estructura del LNA Al usar una topología con degeneración inductiva es posible obtener simultáneamente bajo ruido y buena adaptación de entrada. Esto se debe a que al incluir la bobina Ls se genera una parte real en la impedancia de entrada lo cual disminuye las diferencias entre la impedancia de entrada óptima para bajo ruido y la impedancia del propio LNA. Si no se incluyera una degeneración, la impedancia de entrada no tendría parte real y, por ello, en ese caso habría discrepancias con la impedancia óptima para bajo ruido. Sin embargo, surge un problema al implementar la bobina de degeneración, y es que bajo condiciones de bajo consumo se necesita una bobina de un valor de inductancia elevado para conseguir simultáneamente bajo ruido y buena adaptación de entrada. Esto significaría que la figura de ruido mínima (NFmin) sería bastante elevada. Para solventar este problema se ha incluido el condensador Cex, tal y como se muestra en la Figura 7.1. El incluir este condensador permite utilizar una bobina Ls de bajo valor de inductancia para obtener simultáneamente bajo ruido y buena adaptación de entrada. Capítulo 7. PGA junto con el cabezal de recepción (Simulación del receptor completo) 84 La impedancia de entrada del LNA viene dada por la siguiente expresión: 𝑍𝑖𝑛=𝑠∙(𝐿𝑠+𝐿𝑔)+ 1 𝑠∙𝐶𝑡+𝑔0∙𝐿𝑠 𝐶𝑡 7.1 Donde Ct hace referencia a la capacidad que existe entre la puerta y el surtidor del transistor M1. En este caso, esta capacidad sería la suma de Cgs y Cex. Como se puede comprobar, el incluir el condensador Cex modifica la parte imaginaria de la impedancia de entrada. Esto permite usar valores de inductancia menores en las bobinas Ls y Lg. También se reducen las resistencias parásitas de las bobinas, mejorando así la figura de ruido del LNA. Por otra parte, en este LNA se permite la regulación de la ganancia. Para ello se varía la tensión en la puerta del transistor M2 mediante la tensión Vctr. El circuito está alimentado con la tensión Vc que tiene un valor de 1.8 V. La tensión Vctr se varía entre 0.5 V y 1.8 V para obtener menor o mayor ganancia. Esto se explicará con más detalle en el apartado de resultados. 7.2.2. Mezclador El mezclador es el circuito encargado de coger la señal entrante de RF, una vez ha sido amplificada por el LNA, y trasladarla a la frecuencia intermedia deseada. Esto se realiza sin modificar las características de frecuencia de la señal a trasladar (ancho de banda, relación de amplitudes, etc.). En este caso, la señal de RF se encuentra a una frecuencia de 2.4 GHz, mientras que la frecuencia intermedia es de 2.5 MHz. Por tanto, el mezclador es el encargado de trasladar la señal desde los 2.4 GHz a los 2.5 MHz. Este tipo de mezclador se denomina “down-conversion” ya que se pasa de una frecuencia más alta a una más baja. Es por ello que este tipo de mezclador se encuentra en los receptores. Por otro lado, existen los mezcladores de “up-conversion” que realizan la operación contraria, es decir, se pasa de una frecuencia baja a una más elevada. Este tipo de mezclador es característico de los transmisores. Para trasladar la señal de una frecuencia a otra, un mezclador de frecuencias le suma o resta a la banda de frecuencia de la señal RF un valor de frecuencia constante denominado frecuencia del oscilador local. A la salida del mezclador se obtiene la señal en la frecuencia intermedia deseada. El mezclador ideal está formado por un multiplicador y un filtro paso banda, aunque en un receptor se puede emplear un filtro paso bajo, tal y como se muestra en la Figura 7.2. Capítulo 7. PGA junto con el cabezal de recepción (Simulación del receptor completo) 85 Figura 7.2 - Diagrama de bloques de un mezclador ideal La señal de RF entrante se puede escribir como: Χ𝑅𝐹=𝑔(𝑡)∙cos(𝜔𝑅𝐹𝑡) 7.2 Y la señal del oscilador local como: Χ𝑂𝐿=𝐴∙cos(𝜔𝑂𝐿𝑡) 7.3 Por tanto, a la salida del mezclador se obtiene: Χ𝑅𝐹∙Χ𝑂𝐿=𝐴∙𝑔(𝑡)∙cos(𝜔𝑅𝐹𝑡)∙cos(𝜔𝑂𝐿𝑡) 7.4 Χ𝑅𝐹∙Χ𝑂𝐿=12𝐴∙𝑔(𝑡)∙[cos(𝜔𝑅𝐹+𝜔𝑂𝐿)𝑡+cos(𝜔𝑅𝐹−𝜔𝑂𝐿)𝑡] 7.5 Y después del filtro paso bajo se obtiene la señal de frecuencia intermedia: Χ𝐹1=12𝐴∙𝑔(𝑡)∙cos(𝜔𝑅𝐹−𝜔𝑂𝐿)𝑡=12𝐴∙𝑔(𝑡)∙cos(𝜔𝐹I𝑡) 7.6 Por lo tanto, el mezclador realiza una operación claramente no lineal. El principal parámetro de un mezclador es la ganancia de conversión, que se puede definir como la relación entre la amplitud de la señal de FI y la amplitud de la señal de RF. Así mismo, hay otros parámetros que también definen el comportamiento del mezclador como son la figura de ruido, el margen dinámico, el aislamiento entre puertos, etc.[1]. Los mezcladores se pueden clasificar en dos tipos dependiendo de si los elementos que lo forman son activos (BJT, MOSFET) o pasivos (diodos o MOSFET actuando como resistencias no lineales). Los primeros tienen ganancia de conversión superior a la unidad, mientras que los segundos poseen menor ruido y mayor margen dinámico. Los mezcladores en los que las frecuencias 𝜔𝑂𝐿 y 𝜔𝑅𝐹 no aparecen antes del filtro de salida se denominan doblemente balanceados; si aparece una de las dos frecuencias, se denominan balanceados respecto a la que no aparece; y, si aparecen ambas, se denominan no balanceados. Capítulo 7. PGA junto con el cabezal de recepción (Simulación del receptor completo) 86 Para este cabezal de recepción se ha optado por utilizar un mezclador pasivo doble balanceado. Las principales razones por las cuales se ha decidido implementar este tipo de mezclador son, en primer lugar, que no disipa corriente de continua. Esto significa que, al no pasar corriente de continua por los transistores, la contribución del ruido flicker se minimiza. Además, este tipo de mezclador tiene una linealidad bastante alta y reduce las fugas del oscilador local hacia la entrada. Este mezclador se trata de un circuito con entrada y salida diferencial. Una de las entradas está conectada a la salida del LNA mientras que la otra entrada está conectada a tierra a través del condensador Cbp, tal y como se muestra en la Figura 7.3. De esta forma se mantienen las ventajas de un circuito diferencial como son la minimización de la distorsión de segundo orden y las fugas del oscilador local. Es cierto que existe una cierta penalización en la ganancia del receptor, si bien esta es despreciable [11]. El mezclador diferencia entre fase y cuadratura y, por tanto, tiene una rama diferenciada para cada una. Realmente, un mezclador en cuadratura se puede considerar como dos mezcladores cuyas entradas del oscilador local están desfasadas 90 grados. Cada una de estas ramas tiene salida diferencial, a la cual se conectará un amplificador de transimpedancia o TIA. Además, al tratarse de un mezclador pasivo, no es necesario que posea una fuente de alimentación. Figura 7.3 - Estructura del mezclador Capítulo 7. PGA junto con el cabezal de recepción (Simulación del receptor completo) 87 En este circuito, la mezcla de señales se realiza mediante la conmutación de los transistores. Los transistores CMOS se caracterizan por ser buenos conmutadores. Por tanto, el tamaño de los transistores es un parámetro clave a tener en cuenta para obtener las mejores prestaciones del mezclador. La señal del oscilador local es otro parámetro clave en el funcionamiento del mezclador. Especialmente influyente es el nivel de continua en dicha señal proveniente del oscilador local. Cabe destacar que existe una relación de compromiso entre el ruido del mezclador y la ganancia del LNA, la cual se debe tener en cuenta a la hora de dimensionar los transistores que actúan como conmutadores en el mezclador. Como ya se comentó en el apartado en el que se trataba la estructura del LNA, este circuito tiene un tanque que actúa como circuito resonante. La frecuencia de resonancia (de 2.4 GHz en este caso) se consigue modificando la bobina y el condensador que forman el tanque. Además, la inductancia de la bobina disminuye si la capacidad de conmutación del mezclador aumenta. Esto hace que la ganancia del LNA sea menor debido a que la impedancia de carga es menor [2]. 7.2.3. Amplificador de transimpedancia (TIA) En general, se pueden distinguir cuatro tipos de amplificadores en función de la señal de entrada que se desea amplificar (tensión o corriente) y la señal de salida (tensión o corriente). El amplificador de tensión, como su propio nombre indica, se encarga de amplificar una señal de tensión a la entrada y suministrar una señal de tensión a la salida. Por otro lado, el amplificador de corriente, amplifica una señal de corriente a la entrada y proporciona una señal de corriente a la salida. En cuanto al amplificador de transconductancia, éste amplifica una señal de tensión a la entrada y proporciona una señal de corriente a la salida. Por último, el amplificador de transimpedancia es el encargado de amplificar una señal de corriente a la entrada y proporcionar una señal de tensión a la salida. Éste último tipo de amplificador es el que se ha incluido en el cabezal de recepción a la salida del mezclador. Esto se debe a que a la salida del mezclador existe una señal de corriente y los filtros que se incluyen en un receptor de RF trabajan con señales de tensión. Además, como ya se ha comentado anteriormente, el mezclador pasivo doble balanceado que se ha diseñado no posee ganancia y, por tanto, es necesaria la presencia de un TIA que compense esta carencia. En este caso, se ha optado por realizar un amplificador de transimpedancia basado en inversores. Se ha incluido un amplificador para cada una de las dos ramas Capítulo 7. PGA junto con el cabezal de recepción (Simulación del receptor completo) 94 donde ωFI·C es una conductancia con un valor independiente de la frecuencia. Esta traslación se podrá hacer solamente si se tienen señales en cuadratura tal y como se ha comentado anteriormente. En la Figura 7.10 se muestra un ejemplo de la utilización de esta técnica. El filtro paso bajo C-L-C de la Figura 7.10(a) se convierte en un filtro gm-C paso bajo en la Figura 7.10 (b). La versión polifásica del filtro se muestra en la Figura 7.10 (c), la cual está compuesta por dos filtros como el de la Figura 7.10 (b) más los circuitos de traslación [16]. Figura 7.10 - Filtro C-L-C, (b) implementación gm-C, (c) implementación gm-C polifásica Una vez explicados los conceptos teóricos de un filtro polifásico y su función en un receptor como el que se ha diseñado, se presenta el filtro polifásico que se ha incluido en el diseño del receptor obtenido. La topología por la que se ha optado es un filtro Butterworth de tercer orden implementado mediante la técnica gm-C. La principal ventaja Capítulo 7. PGA junto con el cabezal de recepción (Simulación del receptor completo) 95 de esta topología es que las pérdidas de inserción, típicas de los filtros pasivos, se compensan con el transconductor de la etapa de entrada. Además, se puede conseguir una buena relación de compromiso entre potencia, frecuencia de trabajo y ruido [18]. Tal y como se puede observar en la Figura 7.11, la estructura consiste en dos filtros Butterworth de tercer orden gm-C paso bajo para las ramas I y Q. Además, se incluyen dos ramas adicionales por integrador que permiten transformar los prototipos paso bajo en su correspondiente paso banda complejo o polifásico. + - + - + - Gm + - Gm + - Gm + - Gm + - Gm + - Gm + - Gm + - Gm + - Gm + - Gm + - Gm + - Gm + - Gm + - Gm + - Gm + - Gm Gm12 Gm12 + - Gm12 + - Gm12 + - Gm12 + - Gm12 Figura 7.11 - Estructura del filtro polifásico Con el objetivo de reducir el consumo, se utilizan transconductores basados en inversores tanto para la rama I como para la rama Q (ver Figura 7.12(b)). El mayor inconveniente que presenta este tipo de transconductor es la dificultad de fijar los niveles de continua. Para mantener la estabilidad de tensión en modo común a la salida, se han incluido transconductores de Nauta (Figura 7.12 (a)) en las ramas adicionales que conectan la rama I con la rama Q. En este tipo de transconductor, los inversores Inv3, Inv4, Inv5 e Inv6 se utilizan para mantener la estabilidad en modo común y mejorar la ganancia [19]. Capítulo 7. PGA junto con el cabezal de recepción (Simulación del receptor completo) 96 SN In+ OutIn-Out+ + -+ - N + -+ - In+ OutInOut+ Vin+ VinIoutIout+ Vin+ VinIoutIout+ Vdd Vdd' Vdd Vdd' Vdd Vdd Inv1 Inv2 Inv3 Inv5Inv4 Inv6 (a) (b) Figura 7.12 - (a) Transconductor de Nauta, (b) Transconductor de Nauta simplificado 7.4. Receptor completo El receptor completo se ha obtenido uniendo al cabezal de recepción y al filtro descritos en los apartados anteriores el amplificador de ganancia programable diseñado en este trabajo fin de grado. Una vez hecho esto se procederá a realizar las simulaciones pertinentes. Como generador de la señal de entrada del cabezal de recepción se ha incluido un generador de tonos de una potencia igual a -85 dBm, centrada en 2.4 GHz. Esto se ha decidido así puesto que la sensibilidad de un receptor para el estándar 802.15.4 está definida a ese valor. Es decir, el valor mínimo de potencia a la entrada para que el receptor funcione correctamente es de -85 dBm. A continuación, se conecta el LNA, que es el primer elemento de la cadena de recepción. Como ya se ha comentado, el LNA tiene dos condensadores de desacoplo, uno para desacoplar el LNA con respecto a la entrada, y otro con respecto al resto del circuito. Tras el LNA se encuentra el mezclador en cuadratura, con la señal del oscilador local que se ha comentado anteriormente. A la salida de cada una de las ramas del mezclador se conecta un TIA que convierte la señal en corriente a señal en tensión. Tras estos amplificadores se conecta el filtro polifásico que, al igual que el TIA está alimentado con una tensión de 1.4V, puesto que como se ha comentado anteriormente, ambos circuitos estarán controlados por un circuito regulador (tuning circuit). Por último, a la salida del filtro polifásico se encuentra el PGA diseñado en este trabajo. En la Figura 7.13 se puede observar el esquemático del cabezal completo, una vez que se han unido todos los elementos. Capítulo 7. PGA junto con el cabezal de recepción (Simulación del receptor completo) 97 Figura 7.13 - Receptor completo Capítulo 7. PGA junto con el cabezal de recepción (Simulación del receptor completo) 98 Tras realizar todas las conexiones de los distintos elementos, ya se tiene el circuito preparado para realizar las simulaciones pertinentes y obtener los resultados para su posterior análisis. En primer lugar, se realizaron medidas del consumo del receptor. Para ello se calculó el consumo de cada uno de los elementos por separado y se sumaron para obtener el total. Para hallar el consumo de cada elemento se realizará la operación 𝑃= 𝑉∙𝐼, donde V es la tensión de alimentación del dispositivo e I su consumo de corriente. Cabe destacar que el mezclador al ser pasivo no consume potencia. Tabla 8 – Consumo total del circuito Circuito Tensión de alimentación (V) Consumo de corriente (A) Consumo de potencia (W) LNA 1.8 1.70 m 3.006 m TIA 1.4 60 µ 0.084 m FILTRO POLIFÁSICO 1.4 0.77 m 1.19 m PGA 1.4 1.40 m 1.96 m CIRCUITO COMPLETO - - 6.24 m Una característica importante en un receptor de RF es la adaptación de entrada. Esta es llevada a cabo por el LNA, puesto que es el primer elemento del cabezal de recepción. Es común que el LNA esté conectado directamente a la antena, aunque a veces se implementa antes un filtro duplexor o un conmutador entre el bloque de recepción y el de transmisión de selección de canal antes. De cualquier manera, el LNA debe adaptar la señal entrante para que el cabezal de recepción pueda funcionar correctamente. Para hallar la adaptación de entrada, se ha calculado el parámetro S11 que representa la adaptación de entrada de un circuito de RF. Si la entrada está adaptada significa que no debería haber potencia reflejada, y, por tanto, 𝑆11=0+𝑗0. En este caso, se ha obtenido una adaptación de entrada calculada a 2.4 GHz de -11 dB, tal y como se muestra en la Figura 7.14. Capítulo 7. PGA junto con el cabezal de recepción (Simulación del receptor completo) 99 Figura 7.14 - Adaptación de entrada En cuanto a la ganancia y la figura de ruido, se puede argumentar que son dos de los parámetros más importantes a la hora de diseñar un receptor de RF para tecnologías inalámbricas. Teniendo esto en cuenta, en primer lugar, se halló tanto la ganancia como la NF para toda la banda de frecuencia del estándar 802.15.4, que va desde los 2.4 GHz hasta los 2.4835 GHz. Para ello se realizó una simulación de balance de armónicos (Harmonic Balance). Este tipo de simulación es ideal para simular circuitos no lineales y de radiofrecuencia. En este caso, además, se realizó un barrido de la frecuencia RF de entrada para toda la banda y se tomaron los datos de simulación en el centro de cada canal. En la Figura 7.15 hemos representado el máximo nivel de ganancia (haciendo que cada componente de su máximo nivel de amplificación) y el nivel de ruido en el mismo modo. La figura de ruido varía entre los 11.5 y 12.5 dB para toda la banda mientras que la ganancia permanece prácticamente constante con un valor de 86 dB. Capítulo 7. PGA junto con el cabezal de recepción (Simulación del receptor completo) 100 Figura 7.15 - Ganancia y nivel de ruido del receptor Hemos simulado el valor del nivel de ruido para un canal obteniendo un valor constante de aproximadamente 11.5 dB. A frecuencias bajas hay un pequeño pico debido al ruido 1/f (ver Figura 7.16). Por otro lado, en la Figura 7.17 representamos la respuesta en frecuencia del receptor. Como podemos ver, la máxima ganancia es de 87 dB y el rechazo de imagen de canal adyacente es de unos 34 dB. Figura 7.16 - Nivel de ruido para un canal Capítulo 7. PGA junto con el cabezal de recepción (Simulación del receptor completo) 101 Figura 7.17 - Respuesta en frecuencia del receptor Como podemos observar en la Tabla 9 el LNA proporciona una ganancia mínima de 4 dB y una ganancia máxima de 18 dB. El TIA trabaja con una ganancia mínima de 1 dB y una máxima de 24. Por lo tanto, el rango de ganancias del cabezal de recepción va desde los 5 dB a los 42 dB, mientras que el nivel de ruido decrece a medida que la ganancia aumenta. En el estándar IEEE 802.15.4 se especifica que cuando la potencia de entrada se incrementa, se toleran las subidas del nivel de ruido, por lo que el resultado es aceptable. De acuerdo con el estándar, la señal de entrada varía entre unos -85 dBm de sensibilidad hasta un máximo valor de -20 dBm, con un nivel de ruido que debe estar en el rango de 15.5 a 78 dB. Tabla 9 - Modos de ganancia del cabezal de recepción LNA [dB] TIA [dB] Front-end [dB] Front-end NF [dB] 4 1 5 43 18 1 19 28 4 24 28 25 18 24 42 10.3 Como hemos dicho anteriormente, la ganancia del PGA se puede hacer variar con una palabra de control. Además, el cabezal de recepción proporciona cuatro modos de ganancia, resumidos en la tabla anterior. Como podemos observar en la Figura 7.18, la ganancia varía linealmente en escala logarítmica para los cuatro modos de ganancia. Se obtiene un mínimo de 5 dB y un máximo de 87 dB. Capítulo 7. PGA junto con el cabezal de recepción (Simulación del receptor completo) 102 Figura 7.18 - Ganancias del receptor dependiendo del valor de la palabra de control Por último, hemos simulado el punto de intercepción de tercer orden (IIP3) para máxima ganancia. Para hallar el IIP3 se aplican dos tonos a la entrada, se varía la potencia de entrada y se mide la potencia de la señal de salida y la de los productos de intermodulación. De esta forma, se pueden generar las curvas de la potencia de salida tanto de la señal fundamental como de la señal producto de la distorsión de tercer orden, lo cual permite hallar el punto de intercepción. En este caso se ha obtenido un IIP3 de aproximadamente -14 dBm cuando se aplican a la entrada dos tonos espaciados 500 kHz con respecto al centro del canal, tal y como se muestra en la Figura 7.19. Figura 7.19 - IIP3 del receptor completo Capítulo 7. PGA junto con el cabezal de recepción (Simulación del receptor completo) 103 En aplicaciones de RF, interesa que el valor del IIP3 sea lo más alto posible ya que eso significa que el circuito deja de ser lineal para un valor de potencia de entrada elevado. Por tanto, el circuito será lineal para un mayor rango de potencia de entrada. 7.5. Conclusiones En este capítulo, se habló acerca del receptor del que forma parte el amplificador de ganancia programable desarrollado en este trabajo de fin de grado. Para ello, se introdujeron los circuitos que forman el cabezal de recepción. Este cabezal de recepción está compuesto, a su vez, por un amplificador de bajo ruido, dos mezcladores en cuadratura, los amplificadores de transimpedancia y el filtro polifásico. Tal y como ya se ha comentado, el cabezal y el filtro han sido diseñados de forma paralela a este proyecto. Finalmente se unieron todos los circuitos conformando, de esa forma, el receptor. Por último, se realizaron una serie de simulaciones al receptor completo para ver las prestaciones que este ofrecía. Una vez hecho esto, se analizaron los resultados obtenidos y se confirmó que el receptor cumplía las especificaciones del estándar. El receptor proporciona una ganancia máxima de 87 dB con 80 dB de variación, una figura de ruido mínima de 11.5 dB, 36 dBc de rechazo de imagen y un IIP3 de -14 dBm. Los resultados alcanzados superan los requisitos del estándar, todo ello con un alto nivel de integración y un consumo de energía muy contenido. En el siguiente capítulo mostraremos las conclusiones finales de este trabajo fin de grado y las líneas futuras en las que se trabajará. Anexo I. Referencias 110 [9] C. Hambeck, S. Mahlknecht and T. Herndl. A 2.4µW wake-up receiver for wireless sensor nodes with −71dBm sensitivity. Presented at 2011 IEEE International Symposium of Circuits and Systems (ISCAS). 2011. DOI: 10.1109/ISCAS.2011.5937620. [10] N. Stanic, A. Balankutty, P. R. Kinget and Y. Tsividis. A 2.4-GHz ISM-band sliding-IF receiver with a 0.5-V supply. Solid-State Circuits, IEEE Journal Of 43(5), pp. 1138-1145. 2008. DOI: 10.1109/JSSC.2008.920357. [11] A. Balankutty, Shih-An Yu, Yiping Feng and P. R. Kinget. A 0.6-V zero-IF/lowIF receiver with integrated fractional-N synthesizer for 2.4-GHz ISM-band applications. Solid-State Circuits, IEEE Journal Of 45(3), pp. 538-553. 2010. DOI: 10.1109/JSSC.2009.2039827. [12] Ickjin Kwon, Yunseong Eo, Seong-Sik Song, Kyudon Choi, Heungbae Lee and Kwyro Lee. A fully integrated 2.4-GHz CMOS RF transceiver for IEEE 802.15.4. Presented at Radio Frequency Integrated Circuits (RFIC) Symposium, 2006 IEEE. 2006. DOI: 10.1109/RFIC.2006.1651136. [13] Jongsik Kim, Seung Jun Lee, Seungsoo Kim, Jong Ok Ha, Yun Seong Eo and Hyunchol Shin. A 54–862-MHz CMOS transceiver for TV-band white-space device applications. Microwave Theory and Techniques, IEEE Transactions On 59(4), pp. 966977. 2011. DOI: 10.1109/TMTT.2010.2103089. [14] J. Masuch and M. Delgado-Restituto. A 55 μW programmable gain amplifier with constant bandwidth for a direct conversion receiver. Presented at SPIE Microtechnologies. 2011. 111 Anexo II. Presupuesto En este capítulo se recoge un estudio económico con el coste total del diseño. Dicho presupuesto se divide en las siguientes partes:  Trabajo tarifado por tiempo empleado.  Amortización del inmovilizado material. o Amortización del material hardware. o Amortización del material software.  Redacción de la documentación.  Derechos de visado del COITT.  Gastos de tramitación y envío. Una vez analizados cada uno de los criterios establecidos, se aplicarán los impuestos vigentes y se procederá a la obtención del coste total del presente trabajo fin de grado. II.1. Trabajo tarifado por tiempo empleado Este concepto contabiliza los gastos que corresponden a la mano de obra, según el salario correspondiente a la hora de trabajo de un graduado en ingeniería de telecomunicaciones. Se propone utilizar la siguiente fórmula: 𝐻=11,26∙𝐻𝑛+20.27∙𝐻𝑒 € A.1 Siendo: o H son los honorarios totales por el tiempo dedicado. o 𝐻𝑛 son las horas normales trabajadas dentro de la jornada laboral. o 𝐻𝑒 son las horas especiales trabajadas. o 11,26 y 20,27 son los costes de las horas normales y especiales trabajadas respectivamente Anexo II. Presupuesto 112 Se estima que para la realización del presente TFG se ha invertido un total de 300 horas, correspondientes con los 12 créditos ECTS y que todas ellas se han realizado dentro del horario normal, por lo que el número de horas especiales es cero. Teniendo en cuenta estos datos, el coste total de honorarios asciende a: 𝐻=11,26∙300+20.27∙0=3.378,00 € A.2 El trabajo tarifado por tiempo empleado asciende a la cantidad de tres mil trescientos setenta y ocho euros. II.2. Amortización del inmovilizado material En el inmovilizado material se consideran tanto los recursos hardware como software empleados para la realización de este TFG. Se estipula el coste de amortización para un periodo de 3 años utilizando un sistema de amortización lineal, en el que se supone que el inmovilizado material se deprecia de forma constante a lo largo de su vida útil. La cuota de amortización anual se calcula haciendo uso de (A.3) 𝐶𝑢𝑜𝑡𝑎 𝑎𝑛𝑢𝑎𝑙=𝑉𝑎𝑙𝑜𝑟 𝑑𝑒 𝑎𝑑𝑞𝑢𝑖𝑠𝑖𝑐𝑖ó𝑛−𝑉𝑎𝑙𝑜𝑟 𝑟𝑒𝑠𝑖𝑑𝑢𝑎𝑙 𝑁ú𝑚𝑒𝑟𝑜 𝑑𝑒 𝑎ñ𝑜𝑠 𝑑𝑒 𝑣𝑖𝑑𝑎 ú𝑡𝑖𝑙 A.3 donde el valor residual es el valor teórico que se supone que tendrá el elemento en cuestión después de su vida útil. II.3. Amortización del material hardware La duración de este trabajo fin de grado es de 4 meses, por tanto, es inferior al periodo de 3 años estipulado para el coste de amortización, así que los costes serán los derivados de los primeros 4 meses. En la Tabla 11 se muestra el hardware necesario para la realización del trabajo, indicando para cada elemento su valor de adquisición, valor residual y coste de amortización, teniendo en cuenta un tiempo de uso de 4 meses. Anexo II. Presupuesto 113 Tabla 11 - Precios y costes de amortización del hardware Descripción Tiempo de uso Valor de adquisición Valor residual Coste de la amortización Ordenador portátil Asus F555L-15.6’’ 4 meses 599,00 € 200,00 € 44,33 € Ordenador de sobremesa 4 meses 400,00 € 150,00 € 27,78 € Total 999,00€ 350,00 € 72,11 € El coste total del material hardware asciende a setenta y dos euros con once céntimos. II.3.1. Amortización del material hardware Para el cálculo de los costes de amortización del material software se considerarán, al igual que con el material hardware, los costes derivados de los primeros 4 meses, pues ésta ha sido la duración del trabajo. La Tabla 12 muestra los elementos software necesarios para la realización del trabajo, así como su valor de adquisición, valor residual y coste de amortización. Tabla 12 – Precios y costes de amortización del software Descripción Tiempo de uso Valor de adquisición Valor residual Coste de la amortización Sistema Operativo Windows 10 Home 4 meses 0,00 € 0,00 € 0,00 € Licencia anual ADS 2009 4 meses 1722,23 € 0,00 € 191.36 € Microsoft Office 2016 4 meses 0,00 € 0,00 € 0,00 € Open Office 4.1.2 4 meses 0,00 € 0,00 € 0,00 € Origin 8 4 meses 0,00 € 0,00 € 0,00 € X2Go Client 4 meses 0,00 € 0,00 € 0,00 € Total 1722,23 € 0,00 € 191,36 € Anexo II. Presupuesto 114 Finalmente, el coste total del material software es de ciento noventa y un euros con treinta y seis céntimos II.4. Redacción del trabajo Utilizando la ecuación A.4 calcularemos el coste asociado a la redacción de la memoria del trabajo. 𝑅=0,07∙𝑃 A.4 Donde: o R son los honorarios o P es el presupuesto El valor del presupuesto P se calcula sumando los costes de las secciones anteriores correspondientes al trabajo tarifado por tiempo empleado y a la amortización del inmovilizado material, tanto hardware como software. Esta suma de los costes se muestra en la 𝑅=0,07∙3641,47=254,90 € A.5 Tabla 13 - Presupuesto incluyendo trabajo tarifado y amortización del inmovilizado material Descripción Coste Trabajo tarifado por tiempo empleado 3.378,00 € Amortización del material hardware 72,11 € Amortización del material software 191,36 € Total 3.641,47 € II.5. Derechos del visado del COITT El COIT establece que, para proyectos técnicos de carácter general, los derechos de visado se calculan en base a 𝑉=0,0035∙𝑃∙𝐶 A.6 Donde: o V es el coste de visado del trabajo o P es el presupuesto del proyecto o C es el coeficiente reductor en función del presupuesto Anexo II. Presupuesto 115 El valor del presupuesto P se halla sumando los costes de las secciones anteriores correspondientes al trabajo tarifado por tiempo empleado, a la amortización del inmovilizado material, tanto hardware como software, y a la redacción del documento. Esta suma se muestra en la tabla X. el coeficiente C para proyectos de presupuesto inferior a 30.050,00 € es de 1. Tabla 14 - Presupuesto incluyendo trabajo tarifado, amortización y redacción del trabajo Descripción Coste Trabajo tarifado por tiempo empleado 3.378,00 € Amortización del material hardware 72,11 € Amortización del material software 191,36 € Redacción del trabajo 254,90 € Total 𝟑.𝟖𝟗𝟔,𝟑𝟕 € Así, aplicando la ecuación A.6 con los datos de la Tabla 14 y el coeficiente especificado se obtiene: 𝑉=0,0035∙3.896,37∙1=13,64 € A.7 Los costes por derechos de visado del proyecto ascienden a trece euros con sesenta y cuatro céntimos. II.6. Gastos de tramitación y envío Los gastos de tramitación y envío están estipulados en seis euros (6,00 €) por cada documento visado de forma telemática II.7. Material fungible Además de los recursos hardware y software, en este trabajo se han empleado otros materiales, como los folios, la tinta de la impresora, el encuadernado etc. Todos estos materiales quedan englobados como material fungible. En la Tabla 15 se recogen los costes asociados a cada uno de estos recursos. Anexo II. Presupuesto 116 Tabla 15 - Costes del material fungible Descripción Coste Folios 5,00 € Tinta de impresora 39,95 € Encuadernación 6,00 € CDs 5,00 € Total 𝟓𝟓,𝟗𝟓 € En total, los costes del material fungible ascienden a cincuenta y cinco euros con noventa y cinco céntimos. II.8. Aplicación de impuestos y coste total La realización del presente TFG está gravada por el Impuesto General Indirecto Canario, I.G.I.C., con un siete por ciento (7 %). En la Tabla 16 se muestra el presupuesto final con los impuestos aplicados. Tabla 16 - Presupuesto total del Trabajo Fin de Grado Descripción Coste Trabajo tarifado por tiempo empleado 3.378,00 € Amortización del material hardware 72,11 € Amortización del material software 191,36 € Redacción del trabajo 254,90 € Derechos de visado del COITT 13,64 € Gastos de tramitación y envío 6,00 € Costes de material fungible 55,95 € Total (Sin IGIC) 𝟑𝟗𝟕𝟏,𝟗𝟔 € IGIC (7%) Total 𝟒𝟐𝟓𝟎,𝟎𝟎 € Anexo II. Presupuesto 117 El presupuesto total del trabajo “Diseño de un amplificador de ganancia programable para un receptor IEEE 802.15.4 en Tecnología CMOS 0.18” asciende a un total de cuatro mil doscientos cincuenta euros El ingeniero proyectista Fdo: D. Adán Cruz Ramón En Las Palmas de Gran Canaria a 21 de Julio de 2016 Anexo II. Presupuesto 118 119 Anexo III. Setups de simulación 121 Anexo IV. Paper Anexo IV. Paper 122 A CMOS Programmable Gain Amplifier for 2.4GHz-band IEEE 802.15.4 Standard A. Cruz-Ramón, S. Mateos-Angulo, D. Mayor-Duarte, M. San Miguel-Montesdeoca S.L. Khemchandani and J. del Pino Institute for Applied Microelectronics (IUMA), Departamento de Ingeniería Electrónica y Automática Universidad de Las Palmas de Gran Canaria Las Palmas de Gran Canaria, Spain Abstract—This paper introduces a low power Programmable Gain Amplifier for 2.4-GHz band IEEE 802.15.4 standard in 0.18 µm CMOS technology. This PGA is composed by two paths which are based on two differential Op-Amps connected in cascade. A feedback network is added in order to achieve a wide dynamic range. Furthermore, a varactor was also included to provide enough phase margin under different gains. The PGA has a maximum gain of 42.82 dB and a phase margin of 60º for the desired bandwidth of 8 MHz. Finally, the PGA was added to a front-end device to form a receiver. The receiver achieves 86 dB voltage conversion gain with 80 dB gain variation, 11.5dB noise figure (NF), 30 dBc image rejection and -14 dBm input third-order intercept point (IIP3). It only consumes 6.2 mW. Index terms: Programmable Gain Amplifier (PGA), CMOS RFIC, IEEE 802.15.4 receiver, low-noise amplifier (LNA), passive quadrature mixer, complex filter. I. INTRODUCTION In recent times there has been a rise of CMOS as the preferred option when designing consumer-based wireless applications. The hot topic in this research field is full system integration in pursuit of reducing both the cost and the formfactor of wireless transceivers. In order to achieve longer battery life, ultra-low power design has recently become a widely discussed topic for applications such as wireless sensor networks (WSN) and wireless personal area networks (WPAN). The IEEE 802.15.4 standard has been designed to meet these requirements. This standard operates in the 868 MHz/915 MHz/2.4 GHz Industrial, Scientific and Medical (ISM) bands with a data rate ranging from 20 to 250 kb/s depending on the operating frequency band [1]. This paper deals with the design and implementation of a Programmable Gain Amplifier for the 2.4-GHz-band specified in the IEEE 802.15.4 standard. The PGA was included in a receiver which was previously designed [1]. The receiver architecture is discussed in Section II. The PGA circuit design is explained in Section III. Section IV summarises the simulation results of the implemented PGA and the entire receiver and, finally, some conclusions are given in Section V. II. RECEIVER ARCHITECTURE Direct conversion architectures (Zero-IF and Low-IF) are widely used to implement radios in a single chip. Zero-IF receivers directly down-convert the RF input signal to baseband requiring only a few components. Using this architecture presents several drawbacks: 1/f noise, dc offset, I/Q mismatch, even order distortion and local oscillator (LO) leakage. On the contrary, the low-IF architecture does not exhibit either a severe dc offset or 1/f noise, though it retains the drawback of a restricted image rejection which is accomplished by a complex filter. The order of this filter depends on the blocking profile imposed to the receiver by the IEEE 802.15.4 standard, shown in Figure 1. Figure 1. Blocking profile in the 2.4-GHz band for ZigBee radio. In this case, the interferences around the desired signal are relatively insignificant compared with the environment of other radio technologies, (WLAN, GSM, WCDMA, etc.). Consequently, the requirements of the image rejection filter are very relaxed, which is the reason why a number of IEEE 802.15.4 receivers in the literature use a low-IF receiver architecture [1][2]. The receiver architecture is introduced in Figure 2. An inductive degenerated cascode LNA topology is used at the input. This topology is known to provide high gain, low noise and high input/output isolation. In order to achieve simultaneously low noise and input matching, the inductive degeneration technique is used. A passive double-balanced downconversion mixer has been chosen because it dissipates no dc current, provides high linearity and reduces the LO leakage. Also, as no dc current flows through the transistors, the 1/f noise contribution from the mixers is minimized. The current signal from the mixer is converted to voltage by a TIA. This amplifier consists of two inverters in parallel and resistive feedback loops. A Butterworth third order gm-C complex filter was implemented. It consists of two Butterworth third order gm-C low-pass filters for the I and Q paths and two crossing extra signal paths per integrator to transform the low-pass prototypes to their band-pass complex counterparts. In order to reduce the power consumption, inverter based transconductors have been used in the I and Q paths. The main issue with this kind of transconductors is the difficulty of setting the DC levels. To maintain the output common mode voltage stability, Nautas’ transconductors have been used in the crossing signal paths that connects the I and Q branches [1][3]. Finally, a Programmable Gain Amplifier was implemented. This circuit’s objective is to increase the gain of both I and Q paths. It must be taken into account that the linearity of the PGA is critical for the receiver. Figure 2. System architecture of the proposed receiver. III. PGA DESIGN The block diagram of the designed PGA is shown in Figure 3. As it can be seen, the PGA is made up of two cascade OpAmps for each of the I and Q paths. In order to achieve a high linearity and a wide dynamic range, each amplifier has a feedback network implemented by an array of switched resistors. The circuit also includes two varactors, which provide enough phase margin under different gains. The gain of the PGA varies depending on the value of the resistor array. This way, the gain of each amplifier linearly increases from -0.35 to 21.41 dB in 3dB-steps, achieving a total gain of 42.82 dB for each path of the PGA [2]. Figure 3. PGA schematic. To summarise, each Op-Amp in the PGA is a differential two-stage amplifier with pole-zero compensation using a series capacitor with a feedback resistor network. These amplifiers have been designed using the gm/Id methodology [4], which exploits the link between the transconductance (gm), the drain current (Id) and the value of the ratio Id/(W/L). This design methodology offers a good way to size the transistors while catering to the performance of the circuit, and it provides information about the operation range of the device [4]. Moreover, this methodology boosts the gain with a lower power consumption [5]. The schematic of the designed Op-Amp is shown in Figure 4. As it can be observed, the Op-Amp consists of a differential input stage, formed by transistors M1 and M2, and a current mirror, implemented with transistors M5 and M10. The input transistors are sized with the goal of finding the balance between the specifications and the characteristics of the devices [4]. The current mirror works in the strong inversion region in order to provide good matching and low noise. The output stage consists of two Class-A amplifiers (transistors M6-M10) with pole-zero compensation in order to achieve a good bandwidth. Moreover, a common-mode feedback (CMFB) network is included to stabilize the differential output levels and achieve a good common-mode rejection ratio (CMRR). It is composed by a differential pair formed by transistors M11 and M12 that compares the output voltage level with a fixed reference voltage (VREF) and set the bias of transistors M3 and M4. For a 1.4 V supply and a load capacitance of 1 pF, a gain of 21.41 dB and a bandwidth around 80 MHz is achieved for each Op-Amp with a total power consumption of 0.49 mW. Figure 4. Op-Amp schematic. IV. SIMULATION RESULTS The designed PGA was implemented in a standard 0.18 μm CMOS technology and it was simulated using Advanced Design System (ADS) software. The simulated phase margin and the gain of this circuit for the maximum gain mode are shown in Figure 5. As it can be observed, the circuit has a maximum gain of 42.82 dB and a phase margin of 60º for the desired bandwidth of 8 MHz. Figure 5. Bode diagram of the PGA. Table 1 shows the different gain modes of the PGA, depending on the digital control word. Each of these configurations have different bandwidth and phase margin values. In the case of the bandwidth, they range from 8 MHz (max. gain mode) to 20 MHz (min. gain mode), approximately. Regarding the phase margin values, these vary between 51º and 130º. The gain of the PGA can range from -0.69 dB to 42.82 dB, depending on the values of the resistor array and varactor selected with the control word. The step between the different gain modes is 3 dB, and it has a maximum deviation of 0.7 dB. Table 1. PGA Gain for each control word. Control word Gain (dB) Bandwidth (MHz) Phase Margin (º) 0 -0,69 19,91 51,2 1 2,31 19,81 82,4 2 5,32 19,81 119,3 3 8,33 19,81 128,5 4 11,37 19,81 128,9 5 14,42 15,82 129,4 6 17,50 15,82 125,2 7 20,62 12,56 130,8 8 24,47 7,83 115,5 9 27,48 7,83 101,2 10 30,50 7,83 91,6 11 33,54 7,83 78,8 12 36,60 7,93 76,7 13 39,69 7,93 60,5 14 42,82 7,93 58,9 After meeting the specified requirements for the PGA, the circuit was included in the receiver. The total power consumption of the entire receiver is 6.2 mW – 1.70 mA at 1.8 V for the LNA, 60 µA at 1.4 V for the mixer&TIA, 0.76 mA at 1.4 V for the complex filter and 1.4 mA at 1.4 V for the PGA. The input matching of the receiver (S11) is below -10.3 dB. Figure 6. Receiver gain and NF. The gain and NF for the receiver are shown in Figure 6 in the max. gain mode. The noise figure ranges from 11.5 dB to 12.5 dB over the entire band while the gain is almost constant with a value around 86 dB. Figure 7. NF for a single channel Figure 8. Frequency response of the receiver. The simulated value of the receiver’s NF for one channel is shown in Figure 7. The simulation shows a constant value of 11.5 dB approximately, with a high rise at low frequencies due to the 1/f noise. On the other hand, Figure 8 shows the frequency response of the receiver. As it can be seen, the maximum gain is over 86 dB and the image rejection of the adjacent channel is 30 dB. Table 2. Gain modes of the front-end LNA gain [dB] TIA gain [dB] Front-end Gain [dB] Front-end NF [dB] 4 1 5 43 18 1 19 28 4 24 28 25 18 24 42 10.3 As it can be observed in Table 2, the LNA has a maximum gain of 18 dB and a minimum gain of 4 dB. In addition, the TIA has a high gain mode of 24 dB and a low gain mode of 1 dB. Thus, the receiver front-end gain ranges from 5 to 42 dB while the NF decreases from 43 to b dB when the gain is increased [1]. This increase of the NF at low gains is acceptable because, as IEEE 802.15.4 specifies, when the input power increases the tolerable NF also rises [2]. According to the standard, the input signal ranges from a minimum value of -85 dBm (sensitivity) and a maximum value of -20 dBm, which imposes a maximum NF ranging from 15.5 to 78 dB. Figure 9. Receiver gain depending on the digital control word. The gain that the PGA provides can be varied with the digital control word. As stated above, the front-end offers four different gain modes. When these two effects are combined, the results shown in Figure 9 are obtained. As it can be deduced from Figure 9, the receiver gain can be varied from 5 to 86 dB. It is observed that the gain varies linearly in a logarithmic scale with the digital control word for the different front-end gain modes. Figure 10. IIP3 of the receiver. Finally, the simulated value of the third-order input intercept point (IIP3) at high gain mode is shown in Figure 10. An -14 dBm IIP3 is obtained when two tones at 500 kHz offset from the center of the designed channel are applied at the input. Table 3 compares the entire receiver (including the designed PGA) to previously reported IEEE 802.15.4 receivers. It shows that our results are in line with the state-of-the-art of lowpower/low-cost front-end receivers. Table 3. Performance comparison of IEEE 802.15.4 receivers [2] [6] [7][7] [8] This Work Technology [nm] 180 180 90 180 180 Gain [dB] 86 30 67 - 86 NF [dB] 8.5 7.3 16 <10 11.5 IIP3 [dB] -8 -8 -10.5 >-15 -14 Power dissipation [mW] 12.63 6.3 10 10.8 6.2 Architecture LowIF LowIF* Low-IF LowIF LowIF *: This design does not include a Complex Filter and a PGA CONCLUSIONS A PGA for the 2.4 GHz band specified by the IEEE 802.15.4 standard was designed in 0.18-μm CMOS technology. The PGA has a total DC power consumption of 1.96 mW. This circuit is included in a low-IF receiver which comprises a variable gain single-ended LNA, a quadrature passive mixer, a variable gain TIA and a complex filter for image rejection. The receiver shows 86 dB conversion gain with 80 dB gain variation, 11.5 dB NF, 30 dBc image rejection and -14 dBm IIP3. The achieved performance exceeds the requirements of the standard, yet performs favorably in terms of high level of integration and low power consumption. ACKNOWLEDGMENT This work is partially supported by the Spanish Ministry of Economy and Competitiveness (TEC2015-71072C03-01). REFERENCES [1] S. Mateos-Angulo, D. Mayor-Duarte, S. L. Khemchandani, & J. del Pino, "A low-power fully integrated CMOS RF receiver for 2.4-GHz-band IEEE 802.15.4 standard." in XXX Design of Circuits and Integrated Systems (DCIS), Estoril, 2015, pp. 1 -6. [2] Liu Weiyang, Chen Jingjing, Wang Haiyong, and Wu Nanjian, “A low power 2.4 GHz transceiver for ZigBee applications,” Journal of Semiconductors, vol.34, no.8, Aug. 2013. [3] Bram Nauta, “A CMOS Transconductance-C Filter Technique for Very High Frequencies,” IEEE Journal of Solid-State Circuits, vol.27, no.2, Feb 1992. [4] Alessandro Girardi and Sergio Bampi, “Power constrained Design Optimization of Analog Circuit Based on Physical gm/Id Characteristics”, Journal Integrated Circuits and Systems, vol.2, no.1, 2007. [5] Fernando Paixão Cortes, Eric Fabris and Sergio Bampi, “Analysis and design of amplifiers and comparators in CMOS 0.35 µm techonology”, Microelectronics Reliability, Eselvier Ltd., April 2004, vol. 44, p. 657 - 664. [6] Trung-Kien Nguyen, Vladimir Krizhanovskii, Jeongseon Lee, SeokKyun Han, Sang-Gug Lee, Nae-Soo Kim, and Cheol-Sig Pyo, “A LowPower RF Direct-Conversion Receiver/Transmitter for 2.4-GHz-Band IEEE 802.15.4 Standard in 0.18-µm CMOS Technology,” IEEE Transactions on Microwaves Theory and Techniques, vol.54, no.12, Dec. 2006. [7] Ajay Balankutty, Shih-An Yu, Yiping Feng, and Peter R. Kinget, “0.6-V Zero-IF/Low-IF Receiver With Integrated Fractional-N Synthesizer for 2.4-GHz ISM-Band Applications,” IEEE Journal of Solid-State, vol. 45, no. 3, Mar 2010. [8] Ilku Nam, Kyudon Choi, Joonhee Lee, Hyok-Kyu Cha, Bo-Ik Seo, Kuduck Kwon, and Kwyro Lee, “A 2.4-GHz Low-Power Low-IF Receiver and Direct-Conversion Transmitter in 0.18-µm CMOS for IEEE 802.15.4 WPAN applications ,” IEEE Transactions on Microwaves Theory and Techniques, vol.55, no.4, Apr 2007.