Aportaciones al diseño de ADCs en tecnologías nanométricas y para entornos de alta radiación

TESIS DOCTORAL APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Fernando J. Márquez Lasso Sevilla, Julio de 2015 TESIS DOCTORAL APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN por Fernando J. Márquez Lasso Ingeniero de Telecomunicaciones por la E.T.S. de Ingenieros de la Universidad de Sevilla Presentada en la Escuela Técnica Superior de Ingenieros de la Universidad de Sevilla Para la obtención del grado de Doctor por la Universidad de Sevilla Sevilla, Julio de 2015 TESIS DOCTORAL APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Autor: Fernando J. Márquez Lasso Directores: Fernando Muñoz Chavero Ramón González Carvajal APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN AGRADECIMIENTOS Me gustaría expresar mi más sincero agradecimiento a todos aquellos que durante estos años han compartido su tiempo conmigo y contribuido, de alguna manera, a llegar aquí ahora. Sería imposible poner todos los nombres, pero espero que podáis reconoceros como lo que sois: una parte importante de esta etapa de mi vida. En primer lugar, quisiera agradecer a mis directores de Tesis, Ramón González y Fernando Muñoz, la oportunidad de empezar este camino y poder seguir en él durante todos estos años. No siempre ha sido fácil, pero contar con su guía y apoyo ha sido clave para llegar con éxito hasta aquí. Por supuesto, hago extensivo el agradecimiento a Antonio Torralba, sin cuya confianza y conocimientos tampoco hubiera sido posible culminar este trabajo satisfactoriamente. También quiero agradecer especialmente su colaboración a Luis Sanz, responsable de la programación e implementación software de AFTU, cuyos conocimientos y esfuerzo han ayudado a incrementar la calidad del trabajo presentado en esta Tesis. En segundo lugar, a mis compañeros del Departamento de Ingeniería Electrónica, y en especial del grupo GIE. Me gustaría poner aquí todos vuestros nombres, pero seguro que me olvidaría a alguien y no sería justo que así fuera. A todos vosotros, con los que tantos momentos he compartido desde aquel pasillo en el que comenzara todo hace ya algunos años, gracias por vuestro conocimiento, compañerismo y colaboración. Quisiera tener, además, un recuerdo especial para quienes desgraciadamente nos dejaron en estos años. Creo que todos, de una forma u otra, os seguimos teniendo presentes aquí con nosotros. Finalmente, a mi familia y amigos, sin los cuales nada de esto habría merecido la pena. Gracias por vuestro apoyo, cariño y comprensión. Y gracias especialmente a ti, por creer -y hacerme creer- en mí en los momentos difíciles y hacer los buenos ratos mejores. Y por darle, a mi lado, sentido a todo. Gracias de corazón. RESUMEN DE LA TESIS El trabajo presentado a lo largo de esta Tesis Doctoral está intrínsecamente relacionado con la evolución del diseño de circuitos integrados analógicos y de señal mixta empleando tecnologías nanométricas. En los últimos años, el desarrollo de dichas tecnologías ha posibilitado un avance gigantesco en cuanto a funcionalidad y velocidad de los sistemas de comunicaciones, provocando un gran auge en los sistemas de comunicaciones, con especial relevancia de los estándares inalámbricos. No obstante, también han surgido nuevos retos a nivel arquitectural y de diseño derivados, en gran medida, de los efectos del escalado tecnológico, que obligan a la búsqueda de nuevas soluciones para adecuarse a unas restricciones cada vez más exigentes. En la presente Tesis Doctoral se han realizado aportaciones en dos ámbitos destinados a aplicaciones de interés para el diseño microelectrónico analógico en tecnologías nanométricas: 1. Diseño de convertidores Analógico-Digital de muy alta velocidad. Los nuevos estándares de comunicaciones de banda ancha o la mayor velocidad de lectura de los soportes de almacenamiento de información incrementan la necesidad de mayor velocidad de conversión en el diseño de convertidores Analógico-Digital (A/D). Los convertidores con arquitectura flash o de conversión directa suelen ser los más utilizados para este tipo de aplicaciones. Sin embargo, la resolución de dichos convertidores se ve seriamente comprometida por el error de offset de los comparadores utilizados, que en tecnologías nanométricas resulta especialmente sensible a las variaciones de procesos. Las prestaciones de las técnicas tradicionales se ven afectadas por los efectos del escalado, siendo necesario emplear nuevas técnicas que permitan alcanzar los requerimientos con un consumo energético eficiente. 2. Diseño robusto de circuitos analógicos para aplicaciones espaciales y nucleares. Las frecuencias de trabajo cada vez más elevadas y dimensiones de los transistores más y más pequeñas hacen que la influencia de los Efectos de Eventos Singulares (SEE) sea cada vez más crítica, tanto en los circuitos digitales como analógicos. La evolución de las tecnologías CMOS ha contribuido a incrementar los riesgos de errores críticos en circuitos en entornos de alta radiación, donde la interacción de iones pesados con los componentes analógicos puede dar lugar a variaciones transitorias o permanentes en su comportamiento. Por una parte, las frecuencias de funcionamiento cada vez más altas pueden incrementar la sensibilidad ante la captura de Eventos Singulares Transitorios (SET), aumentando el riesgo de propagación de errores. Además, los SET son VIII Resumen de la tesis APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN fuertemente dependientes de la configuración eléctrica de los dispositivos, pudiendo afectar muy seriamente al rendimiento e incluso a la funcionalidad de los circuitos. Es por ello que el estudio de estos impactos y su influencia en circuitos analógicos ha adquirido en los últimos años una enorme relevancia, ya que un análisis de las posibles vulnerabilidades puede proporcionar información clave para el diseño de sistemas robustos contra la radiación. Dentro del primer ámbito de investigación se ha diseñado un convertidor A/D de 6 bits de tipo flash para el estándar de comunicaciones Ultra-WideBand (UWB). En primer lugar, se han estudiado de las limitaciones que imponen las tecnologías nanométricas con vistas a su aplicación al diseño microelectrónico en convertidores de alta velocidad y bajo consumo. Se ha determinado que el comportamiento de los convertidores A/D de tipo flash está limitado por errores causados por las mayores variaciones en los procesos. Mediante el análisis de la literatura, se han estudiado e identificado diferentes técnicas y tendencias seguidas por la comunidad científica en los últimos años con el objetivo de incrementar la eficiencia energética en el ámbito considerado. En concreto, se han descrito y referido numerosas técnicas de compensación, interpolación, submuestreo y simplificación de la circuitería analógica. Como principal aportación original en este campo, se propone una técnica novedosa de calibración para compensación de offset y mismatch en el dominio analógico. Sobre la topología básica de un convertidor flash, se emplean técnicas de interpolación capacitiva para disminuir el número de amplificadores, mejorando las prestaciones en consumo sobre esquemas tradicionales. El esquema propuesto no usa capacidades a la entrada del convertidor, reduciendo así la carga en la misma y disminuyendo el consumo de los bloques anteriores. Además, la técnica presentada requiere de una única fase de reloj, disponiendo los amplificadores de más tiempo de trabajo en cada ciclo, resultando en una menor exigencia en sus prestaciones y ahorro en consumo. En el ámbito del diseño microelectrónico para aplicaciones en entornos de alta radiación, la principal aportación de esta Tesis Doctoral ha sido el desarrollo de un nuevo software de ayuda al diseño de circuitos robusto a radiación: AFTU (Analog Fault Tolerant University of Seville Debugging System). En el contexto considerado y en el marco de proyectos financiados por la Agencia Espacial Europea (Cosmic Vision, FTU2), se constata la necesidad de seguir una estricta metodología de evaluación y test de los circuitos diseñados para asegurar el correcto funcionamiento en entornos de alta radiación. El conocimiento de las partes más vulnerables a los efectos de la radiación es un punto crítico para el diseño tolerante a fallos de circuitos microelectrónicos en aplicaciones para el espacio, y se requiere una herramienta que permita un análisis rápido de vulnerabilidades en etapas tempranas de diseño. Resumen de la tesis IX APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN A lo largo de esta Tesis, se describe la arquitectura de la herramienta desarrollada, así como las principales características, parámetros de interés y ejemplos que permitan conocer su uso y potencialidad. Para evaluar y depurar el funcionamiento de la misma se ha evaluado la sensibilidad a SET de diferentes circuitos reales, empleando tanto diseños propios como ajenos analizados en colaboración con empresas. Esta evaluación ha permitido tanto depurar los errores detectados en el prototipo inicial, como definir nuevas heurísticas para el análisis de sensibilidad, así como incorporar paulatinamente nuevas tecnologías sobre las que poder realizar el análisis de sensibilidad ante SEE. Se incluyen en esta Tesis Doctoral algunos ejemplos de circuitos analizados, como muestra del potencial de la herramienta desarrollada. XVI Indice de Figuras APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Figura 3.35 - Encoder de conversión termométrico-binario implementado .................. 115 Figura 3.36 - Detalle de decodificador implementado ................................................... 115 Figura 3.37 - Layout del backend digital en tecnología de 130 nm ................................. 116 Figura 3.38 - Detalle de la implementación del S&H distribuido .................................... 117 Figura 3.39 - Implementación del ADC de 3 bits para caracterización experimental ..... 119 Figura 3.40 - (a) Convertidor A/D de 3 bits fabricado en tecnología de 130 nm. ........... 120 Figura 3.41 - INL medida a 1GS/s .................................................................................... 121 Figura 3.42 - DNL medida a 1GS/s ................................................................................... 121 Figura 3.43 - SNDR medido a f=1GHz para una entrada a 95 MHz. ................................ 122 Figura 3.44 - Caracterización dinámica medida en función de la frecuencia ................. 122 Figura 3.45 - Estado del arte de convertidores A/D flash de 6 bits................................. 123 Figura 4.1 – Circuito con fuentes añadidas para simulación y pulso generado por fuentes con modelo de doble exponencial .................................................................................. 133 LISTA DE ACRÓNIMOS A continuación se muestra una lista de términos y acrónimos utilizados en esta Tesis Doctoral. En algunos de ellos se han añadido entre paréntesis términos que clarifican el contexto de la definición. En aquellos acrónimos heredados de la literatura anglosajona se ha añadido entre corchetes la transcripción original. A/D (Convertidor) Analógico-Digital. ADC Convertidor Analógico Digital [Analog to Digital Converter]. AFTU [Analog Fault Tolerant University of Seville Debugging System] AHDL (Lenguaje de descripción de circuitos) [Altera Hardware Description Language] ASIC [Application-Specific Integrated Circuit] BiCMOS (Tecnología) [Bipolar Complementary Metal-Oxide Semiconductor]. CMOS (Tecnología) [Complementary Metal-Oxide Semiconductor]. CBSC (Técnica de diseño de circuitos) Capacidades conmutadas basada en Comparadores [Comparator Based Switched Capacitor] DAC Convertidor Digital Analógico [Digital to Analog Converter] DR Rango dinámico [Dynamic Range]. DSP Procesador digital de señal [Digital Signal Processor]. ENOB Número efectivo de bits [Effective Number of Bits]. ESA Agencia Espacial Europea [European Space Agency] FoM Figura de mérito [Figure Of Merit]. FPGA [Field Programmable Gate Array] FVF Seguidor de tensión rotado [Flipped Voltage Follower]. GIE Grupo de Ingeniería Electrónica. Gm-C Implementación de integrador compuesta por un transconductor y una capacidad. 18 Lista de acrónimos APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN GPRS [General Packet Radio Service] IHP (Fabricante) [Innovations for High Performance Microelectronics] IrDA [Infra-red Data Association] LET [Linear Energy Transfer] LVDS (Estándar de transmisión) [Low Voltage Differential Signaling] MBU Error por cambio de varios bits en registros [Multi-Bit Upset] MCU Error por cambio de valores en varias celdas [Multi-Cell Upset] Opamp Amplificador Operacional [Operational Amplifier] OTA [Operational Transconductance Amplifier] PIPB Ensanchamiento de Pulso Inducido por Propagación [Propagation Induced Pulse Broadening] PWM Modulación por ancho de pulso [Pulse-width Modulation] RHA (Actividades para) Garantía de Robustez ante Radiación [Radiation Hardness Assurance] RHbD (Técnicas de) Diseño Robusto ante Radiación [Radiation Hardening by Design] RF Radio Frecuencia [Radio Frequency] RFID Identificación por radio frecuencia [Radio Frequency Identification]. RTL Nivel de Transferencia de Registros [Register Transfer Level] SAR (Convertidor) Registro de Aproximaciones Sucesivas [Succesive Approximation Register] SC Capacidades conmutadas [Switched Capacitors]. SD (Modulador) Sigma-D ΣΔ. SEE [Single Event Effects] SEL [Single Event Latchup] SET [Single Event Transient] SEU [Single Event Upset] SiGe (Tecnología) Silicio-Germanio Lista de acrónimos 19 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN SNDR Relación señal a ruido más distorsión [Signal to Noise And Distortion Ratio]. SNR Relación señal a ruido [Signal to Noise Ratio]. SO Amplificador operacional conmutado [Switched opamp]. SoC Sistema en Chip [System On Chip]. SPICE [Simulation Program for Integrated Circuits Emphasis] SW Software TCAD [Technology Computer Aided Design] TDC Convertidor de dominio del tiempo a digital [Time-to-Digital Converter] TID Dosis de Ionización Total (acumulada) [Total Ionizing Dose] TSMC (Fabricante) [Taiwan Semiconductor Manufacturing Company] UMC (Fabricante) [United Microelectronics Corporation] UWB (Estándar de comunicaciones) [Ultra-Wide Band] WiMAX [Worldwide Interoperability for Microwave Access] WSN Nodo/red inalámbrico/a de sensores [Wireless sensor node/network]. CAPITULO 1 INTRODUCCIÓN ÍNDICE DEL CAPÍTULO 1.1 Motivación. .................................................................................................... 22 1.2 Objetivos ........................................................................................................ 24 1.3 Metodología ................................................................................................... 26 1.4 Estructura de la Tesis ................................................................................... 29 1.5 Referencias. ................................................................................................... 30 En este capítulo se describe la motivación que ha impulsado la realización de la Tesis y se explican los principales objetivos científicos de la misma. Además, se detalla la metodología seguida durante el desarrollo de esta investigación y se proporciona una breve descripción de la estructura del resto del documento. 22 Capítulo 1– Introducción APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN 1.1 Motivación El desarrollo de la Tesis Doctoral está ligado a la problemática nacida en el campo del diseño de circuitos integrados de señal mixta con el surgimiento de las nuevas tecnologías nanométricas. Este escalado de los sistemas microelectrónicos ha posibilitado este aumento de la velocidad y funcionalidad necesarias ndares de comunicaciones, propiciando la aparición continua de nuevos servicios de comunicaciones. Aparte del natural ahorro en área de silicio, el escalado tecnológico está ligado a una serie de importantes beneficios en el comportamiento de los sistemas digitales. La potencia consumida por una puerta digital puede aproximarse por la siguiente ecuación: [1.1] donde CL es la capacidad parásita a la salida la puerta lógica, VDD es la tensión de alimentación y f la frecuencia de operación. A pesar del constante aumento de la frecuencia de operación, la potencia consumida no se ve beneficiada por la reducción de las capacidades parásitas debido a la disminución de las dimensiones geométricas y la bajada de la tensión de alimentación. De hecho, de acuerdo con la ley de Gene, la eficiencia energética de procesadores DSP ha mejorado y continuará haciéndolo un factor de 1.6 cada año [Bell10]. Sin embargo, el diseño de circuitos analógicos y de señal mixta debe enfrentarse a nuevos retos con el surgimiento de las nuevas tecnologías nanométricas. El principal problema es que el escalado de la tensión umbral de los transistores MOS no es proporcional al de la tensión de alimentación, reduciéndose el rango de señal disponible. Como consecuencia, será necesaria una reducción del ruido del circuito para mantener la relación señal-ruido, con el consiguiente aumento del consumo. Unido a este empeoramiento de la eficiencia energética aparecerán nuevos problemas relacionados con ciertas no idealidades de los transistores que se ven muy potenciadas con el escalado de la tecnología. En la presente Tesis se realiza un estudio de dichas no idealidades y de cómo afectan al diseño de circuitos integrados analógicos. Durante el desarrollo de la Tesis se observaron dos campos diferentes en los que realizar aportaciones al diseño microelectrónico analógico en tecnologías nanométricas: 1. Diseño de convertidores Analógico-Digital de muy alta velocidad. Diferentes motivos, como el surgimiento del paradigma de comunicaciones b “ g ” [Mit99], el nacimiento de nuevos estándares de comunicaciones de banda ancha o la mayor velocidad de lectura de Capítulo 1 - Introducción 23 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN los soportes de almacenamiento de información, está llevando a la necesidad de disponer muy alta velocidad de conversión Analógico-Digital (A/D). Los convertidores con arquitectura flash o de conversión directa suelen ser los más utilizados para este tipo de aplicaciones. Sin embargo, la resolución de éstos se ve seriamente comprometida por el error de offset de los comparadores utilizados, que en tecnologías nanométricas resulta especialmente sensible a las variaciones de procesos, siendo necesaria la utilización de diferentes métodos de compensación de offset [San05][Pla03]. 2. Diseño robusto de circuitos analógicos para aplicaciones espaciales y nucleares. Uno de los temas de mayor interés en la actualidad para el diseño de sistemas microelectrónicos es el análisis de tolerancia a radiación de los circuitos. La influencia de la misma puede resultar crítica en numerosas aplicaciones, tales como sistemas para el espacio, plantas nucleares, equipamiento militar, experimentos con partículas cargadas de alta energía y todo tipo de sistemas de detección de radiación en Medicina, Ciencia de los Materiales, etc. En entornos de alta radiación, los iones pesados pueden interactuar con los componentes analógicos y generar cambios transitorios de tensión significativos que produzcan un error en los sistemas, bien de forma directa o propagándose a otras partes del circuito. La evolución de las tecnologías CMOS en los últimos años -debida en gran medida al escaladoha contribuido drásticamente a incrementar los riesgos en circuitos expuestos a entornos de radiación. En primer lugar, la sensibilidad ante la captura de Eventos Singulares Transitorios (SET) puede incrementarse debido al funcionamiento a frecuencias cada vez más altas. El ensanchamiento de los pulsos transitorios al propagarse a través de los circuitos –conocido como PIPB1- ha sido objeto de estudio en el dominio digital, pero también puede resultar una amenaza en diseños de señal mixta [Mog10][Mas08]. Este efecto es altamente dependiente de la topología de los circuitos, por lo que requiere un estudio cuidadoso de la influencia de los SET en cada diseño concreto. Adicionalmente, la disminución de las capacidades debida al escalado CMOS provoca una mayor sensibilidad ante eventos singulares para menores valores de carga por impacto. Por todo ello, existe en la actualidad un creciente interés en el estudio del funcionamiento de los dispositivos analógicos bajo radiación [Jau08][Fle08], con especial énfasis en circuitos de señal-mixta dada su importancia dentro de los sistemas microelectrónicos. 1 PIPB: Pulse Induced Propagation Broadening 24 Capítulo 1– Introducción APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN 1.2 Objetivos Como se ha comentado en el apartado anterior, el surgimiento de las tecnologías nanométricas ha provocado la aparición de nuevos retos en el diseño analógico de circuitos integrados. En esta Tesis realizaremos aportaciones originales en dos de estos nuevos retos: I. Diseño de convertidores Analógico-Digital de muy alta velocidad. Este primer objetivo de la Tesis está muy relacionado con el proyecto de investigación del Grupo de Ingeniería Electrónica (GIE) de la Universidad de Sevilla denominado SR2 (Short Range Radio2). Uno de los objetivos del proyecto consistió en el diseño de un convertidor A/D de muy alta velocidad de conversión para el estándar de comunicaciones Ultra-WideBand (UWB). Para el diseño se emplearon, por primera vez en el Grupo de Investigación, tecnologías nanométricas y se implementaron diferentes convertidores con arquitectura flash [Mar08][Mun08]. Se identificó que, en las tecnologías nanométricas actuales, el comportamiento de los convertidores A/D de tipo flash está limitado por errores causados por las mayores variaciones en los procesos. Una solución habitual a este problema consiste en usar una cadena de amplificación con varias etapas de ganancia previas al banco de comparadores, aunque el elevado número de los mismos acarrea un gran incremento de área y consumo. Una técnica muy extendida para reducir la presencia de amplificadores es la interpolación capacitiva con auto-cero [San05][Mar08]. Las principales ventajas de la interpolación capacitiva son: • No requiere de comparadores adicionales ni resistencias de promediado en los extremos de la escalera resistiva para compensar las referencias. • No necesita un circuito de muestreo y retención (Sample & Hold) externo, ya que mediante la técnica de auto-cero se implementa de forma distribuida Sin embargo, el uso de esta técnica implica también una serie de inconvenientes que deben tenerse en cuenta [Hsu03]: • Las capacidades conmutadas a la entrada generan interferencias en los nodos de la misma, dando lugar a un ruido de muestreo significativo. • La necesidad de emplear dos fases de reloj no solapadas limita la frecuencia máxima de operación del convertidor. 2 SR2 – Short Range Radio: proyecto Avanza I+D: Eureka-Medea+ Capítulo 1 - Introducción 25 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Teniendo esto en consideración, se propone una nueva técnica de auto-cero aplicada al diseño de un convertidor A/D para aplicaciones UWB que se describirá a lo largo de esta Tesis. El esquema propuesto no usa capacidades a la entrada del convertidor, reduciendo la carga en la misma así como disminuyendo el consumo de los bloques anteriores. Además, esta técnica permite usar una única fase de reloj, disponiendo los amplificadores de más tiempo de trabajo en cada ciclo, lo que resulta en una menor exigencia en sus prestaciones y ahorro en consumo. II. Diseño robusto de circuitos analógicos para entornos de alta radiación ambiental. Análogamente al caso anterior, este segundo objetivo de la Tesis está estrechamente ligado a varios proyectos de investigación del GIE. En primer lugar, una de las tareas asignadas a dicho Grupo, dentro las actividades del plan Cosmic Vision3 de la Agencia Espacial Europea (ESA), consistía en evaluar la robustez de diferentes sistemas analógicos (filtros de tiempo continuo, ADC, DAC, amplificadores, etc) frente a impactos de iones pesados. Durante el desarrollo del proyecto se determinó la gran utilidad de herramientas de ayuda al diseño que permitieran evaluar de forma automática la sensibilidad de circuitos analógicos. En el contexto considerado se constata la necesidad de seguir una estricta metodología para asegurar el correcto funcionamiento bajo condiciones de radiación de los circuitos diseñados [Schw08]. El conocimiento de las partes más vulnerables a los efectos de la radiación es un punto crítico para el diseño tolerante a fallos (RHbD 4) de circuitos microelectrónicos. Sin embargo, un análisis exhaustivo de los efectos de la radiación mediante herramientas como TCAD llevaría a costes computacionales muy elevados, especialmente al tratar con diseños analógicos con un gran número de transistores. Con el objetivo de paliar este problema, se desarrolló una primera versión [Mar12] de una herramienta de análisis sistemático de circuitos analógicos bajo condiciones de radiación, cuyo desarrollo se presenta en esta Tesis: AFTU (Analog Fault Tolerant University of Seville Debugging System) [Mar14]. El objetivo principal de esta aplicación es permitir a los diseñadores un análisis rápido de vulnerabilidades sobre los circuitos, con el fin de incorporar técnicas de diseño robusto que permitan corregirlas en etapas previas a la fabricación. El desarrollo de la herramienta presentada en esta Tesis Doctoral ha sido financiado por la Agencia Espacial Europea en el marco del proyecto de investigación FTU25. 3 Proyecto Radiation tolerant analogue/mixed-signal technology survey and test vehicle design, dentro del plan Cosmic Vision, financiado por la Agencia Espacial Europea. 4 RHbD: Radiation Hardened by Design 5FTU2: proyecto High Capacity, High Speed IC Test System for Automatic Fault Injection and Analyisis (FT_UNSHADES 2), financiado por la Agencia Espacial Europea. 32 Capítulo 1– Introducción APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN [PalB12] B. Palomo, F. Muñoz, R. G. Carvajal, J. R. García-Oya, F. Márquez Lasso, “An 8-bit 19 MS/s low-power 0.35um CMOS pipelined ADC for DVB-H.” Integration The VLSI journal, Vol. 45 Issue 2, Pp.:222-227, 2012. CAPITULO 2 ESTADO DEL ARTE ÍNDICEDEL CAPÍTULO 2.1 Diseño microelectrónico en tecnologías nanométricas. ............................. 36 2.1.1 Efectos del escalado tecnológico a nivel de diseño ................................................ 36 2.1.1.1 Escalado en las tensiones de alimentación ........................................................ 38 2.1.1.2 Reducción de la longitud de canal de los transistores ....................................... 39 2.1.1.3 Efectos en circuitos Switched-Capacitor ........................................................... 43 2.2 Convertidores A/D de alta velocidad y bajo consumo .............................. 46 2.2.1 Técnicas de compensación digital .......................................................................... 47 2.2.1.1 Calibración digital y redundancia. ..................................................................... 48 2.2.1.2 Time-Interleaving. ............................................................................................. 49 2.2.1.3 Procesado en el dominio del tiempo .................................................................. 49 2.2.2 Simplificación de la circuitería analógica. .............................................................. 50 2.2.2.1 Interpolación ...................................................................................................... 51 2.2.2.2 Switched Opamp y Opamp sharing. .................................................................. 51 2.2.2.3 Eliminación de amplificadores clásicos (Opamp less). ..................................... 52 2.2.3 Submuestreo. .......................................................................................................... 54 2.2.4 Conclusiones sobre estado del arte de convertidores de alta velocidad .................. 55 34 Capítulo 2 – Estado del arte APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN 2.3 Aplicaciones microelectrónicas para el espacio ......................................... 56 2.3.1 Efectos de la radiación en dispositivos semiconductores ....................................... 56 2.3.1.1 Activación por reacciones nucleares .................................................................. 58 2.3.1.2 Efectos de daño por desplazamiento .................................................................. 59 2.3.1.3 Efectos ionizantes .............................................................................................. 59 2.3.2 Diseño robusto contra radiación ............................................................................. 62 2.3.2.1 Diseño robusto en sistemas digitales ................................................................. 64 2.3.2.2 Diseño robusto en sistemas analógicos .............................................................. 65 2.4 Conclusiones. ................................................................................................. 68 2.5 Referencias. .................................................................................................... 69 Durante el desarrollo de la Tesis se observaron dos campos de interés en los que realizar aportaciones al diseño microelectrónico analógico en tecnologías nanométricas. Por un lado, las prestaciones de los circuitos analógicos y mixtos se ven comprometidas en términos de consumo debido principalmente a la disminución del rango dinámico propiciada por el escalado tecnológico. El principal problema es que el escalado de la tensión umbral de los transistores MOS no es proporcional al de la tensión de alimentación, reduciéndose el rango de señal disponible. Como consecuencia, será necesaria una reducción del ruido del circuito para mantener la relación señal-ruido (SNR), con el consiguiente aumento del consumo. Adicionalmente, el comportamiendo tradicional de los dispositivos se ve modificado, haciendo necesario conocer tanto las no idealides que pueden afectarles, como abordar nuevas técnicas y/o estrategias de diseño que permitan mantener la eficiencia energética a pesar de la creciente disminución del rango dinámico. Por otro lado, la influencia de las tecnologías nanométricas también resulta crucial en aplicaciones espaciales, nucleares o médicas donde las prestaciones de los circuitos en entornos de radiación son críticas. Las consecuencias de interacciones entre partículas radiativas y los dispositivos se ven incrementadas por el escalado, debido a las mayores frecuencias de funcionamiento y menores valores de las capacidades en tecnologías CMOS. A lo largo de este capítulo se realiza un estudio del estado del arte relativo a ambos ámbitos con el fin de realizar aportaciones significativas al diseño microelectrónico empleando tecnologías nanométricas. Capítulo 2 – Estado del arte 35 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN En primer lugar, se incluye un estudio recopilatorio donde se recogen y describen los principales efectos y no idealidades presentes en las tecnologías nanométricas y su influencia en el diseño de circuitos integrados. A continuación, se incorpora un resumen de las técnicas más usuales recogidas en la literatura científica en los últimos años para conseguir una mayor eficiencia energética en el diseño microelectrónico, con especial énfasis en la conversión A/D a muy alta frecuencia. Dichas técnicas han sido clasificadas en tres categorías principales para su inclusión en este capítulo: técnicas de compensación digital, simplificación de la circuitería analógica y submuestreo. En cada apartado, se lleva a cabo una breve descripción de la técnica seleccionada y se aportan referencias a los trabajos más relevantes donde puede encontrarse una descripción más detallada. Finalmente, se realiza un estudio de las necesidades del diseño microelectrónico en entornos de radiación en tecnologías nanométricas. En la actualidad, existe un creciente interés en el estudio del funcionamiento de los dispositivos analógicos bajo radiación, con un especial énfasis en circuitos de señal-mixta. Se comienza con una breve descripción de los distintos efectos de la radiación en dispositivos microelectrónicos para, posteriormente, abordar aspectos de diseño robusto ante radiación tanto para sistemas digitales como analógicos. En este sentido, se incluye un estudio de las diversas estrategias, herramientas y métodos de evaluación de vulnerabilidades disponibles actualmente como apoyo al diseñador para obtener un diseño robusto ante radiación. Se finaliza el capítulo con las conclusiones extraídas de los diversos apartados para los ámbitos de aplicación de esta Tesis Doctoral. 36 Capítulo 2 – Estado del arte APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN 2.1 Diseño microelectrónico en tecnologías nanométricas Una de las particularidades del trabajo realizado en esta Tesis es la utilización de tecnologías nanométricas para su uso en el diseño de circuitos microelectrónicos. En concreto, el diseño del convertidor Flash de 6 bits presentado en el Capítulo 3 de este documento se ha implementado en una tecnología CMOS de 130 nanómetros (nm) de ST Microelectronics. La denominación de tecnologías nanométricas se aplica a aquéllas en las que los transistores empleados para el diseño tienen una longitud de canal mínima cercana o inferior a los 100 nm. No obstante, esta diferencia respecto a tecnologías anteriores no es únicamente de nomenclatura: el salto a las tecnologías nanométricas tiene una serie de implicaciones más profundas que afectan fuertemente al diseño microelectrónico. Podemos considerar que la tecnología de 130 nm empleada supone una “ g ” b b comportamiento y prestaciones de los dispositivos. La inevitable migración hacia estas tecnologías, ya firmemente asentadas en la industria microelectrónica tanto a nivel de diseñadores como de fabricantes, hace necesario profundizar en las caractecterísticas de las mismas. Entre otros factores, las principales razones de su implantación en el diseño microelectrónico son:  Mayor frecuencia de corte de los transistores, permitiendo frecuencias de funcionamiento superiores.  Menor disipación de potencia, debido a la disminución de las tensiones de alimentación  Menor ocupación de área, a raíz del escalado de las dimensiones, incrementando la densidad de los circuitos por micrómetro cuadrado. No obstante, estas ventajas son especialmente favorables en diseños digitales, pero vienen acompañadas de una serie de efectos que generan complicaciones adicionales al diseño analógico y que se comentarán con mayor detalle en apartados sucesivos. 2.1.1 Efectos del escalado en diseño microelectrónico El principal objetivo de esta fase de recopilación de información sobre tecnologías nanométricas es tanto el conocimiento de los posibles problemas que pueden surgir en el diseño (además de posibles soluciones o alternativas), como la valoración de los riesgos a la hora de abordar el diseño de un convertidor A/D Flash de 6 bits. Capítulo 2 – Estado del arte 37 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Como ya se ha comentado anteriormente, las tecnologías nanométricas se caracterizan básicamente por su longitud de canal inferior (o cercana) al umbral de los 100 nm. Tradicionalmente, la reducción de longitud de canal de los transistores responde a un proceso gradual de disminución en las dimensiones de los dispositivos de forma proporcionada. Este proceso es lo que se conoce como el escalado tecnológico y está relacionado con la necesidad de un menor consumo de potencia en los dispositivos. Dicho consumo está condicionado, en general, por diseños digitales donde la densidad de los componentes es mucho mayor. En los últimos años, las mejoras en los procesos de fabricación – especialmente, CMOS- han propiciado una mejora en las prestaciones de las tecnologías. Hasta hace relativamente poco, la disminución de las magnitudes físicas llevaba aparejada una reducción proporcionada de las magnitudes eléctricas del transistor. Gracias al escalado tecnológico, se ha ido consiguiendo mejorar el rendimiento y alcanzar mayores velocidades de procesado con menores áreas y consumos. No obstante, la progresiva disminución de tamaño ha desembocado finalmente en la imposibilidad de mantener las proporciones físicas y eléctricas de forma similar a la anterior generación de tecnologías. Este hecho genera un doble problema: por un lado, el comportamiento de los transistores comienza a diferir respecto a anteriores tecnologías por la aparición de una serie de efectos; por otro, es necesario disponer de nuevos modelos que permitan diseñar con precisión empleando estas nuevas tecnologías. Entre las causas fundamentales para estos efectos no deseados pueden destacarse las siguientes:  Imposibilidad de escalar todos los parámetros por igual.  Disminución de la longitud de canal (efectos de canal corto).  Disminución del ancho del óxido de puerta. Por otra parte, algunos de los principales efectos no deseados [Bas09] que se producen en estas tecnologías son:  Reducción del rango dinámico de funcionamiento.  Mayor importancia de las variaciones paramétricas.  Incremento de las corrientes de fuga.  Aparición de una corriente de puerta no despreciable.  Ganancia en corriente limitada.  Desapareamiento (mismatch) por corriente de fuga dominante frente al tradicional. 38 Capítulo 2 – Estado del arte APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN  Mayor dependencia de efectos parásitos.  Incremento del ruido de sustrato. Además de estos efectos más o menos generales, también es importante el estudio de su influencia para cada circuito concreto a diseñar. En el caso que nos ocupa, se intentará identificar qué factores pueden tener una mayor influencia para los diseños propuestos en esta Tesis. A continuación, se analizan de forma más detallada algunos de los factores más importantes a tener en cuenta para el análisis de estas tecnologías. 2.1.1.1 Escalado en las tensiones de alimentación Uno de los principales factores a tener en cuenta es el escalado de la tensión de alimentación (VDD) de los transistores, ya que la tensión umbral (VTH) no puede ser escalada en igual medida. Con el paso de una a otra generación de dispositivos, se ha ido reduciendo la tensión de alimentación de los mismos, ganando en un menor consumo y mejores propiedades de disipación de potencia. Hasta ahora, la reducción de todas las magnitudes y dimensiones que influyen en el funcionamiento de los transistores se ha podido realizar de un modo más o menos compensado. Esto ha permitido alcanzar velocidades cada vez mayores sin grandes sacrificios durante varias generaciones de transistores de distintas tecnologías. El problema que se plantea debido al escalado en las tecnologías nanométricas es que el salto cualitativo al disminuir la alimentación de 2.5 V (para una tecnología de 180 nm) a 1.2 ó 1 V (valores de alimentación para 130 y 90 nm, respectivamente) es mucho mayor en comparación con la disminución llevada a cabo en el valor de la tensión umbral. El hecho de que no pueda producirse un mayor escalado de VTH se debe fundamentalmente a la corriente de corte Ioff de los transistores. En los dispositivos de efecto campo, esta intensidad viene determinada por la ecuación siguiente: [2.1] donde IVT es la intensidad para la que se define VTH, S es la variación de subthreshold (parámetro tecnológico dependiente de la temperatura, típicamente 90 mV/década). Por tanto, el escalado de la tensión umbral está limitado para no superar unos ciertos valores de Ioff que garanticen un funcionamiento correcto de los dispositivos. Las restricciones que nos imponga esta corriente vendrán dadas por características de consumo o de funcionamiento, según las distintas aplicaciones de los circuitos diseñados. La alternativa más fiable pasa por hacer una optimización de los valores de alimentación y umbral en los diseños, atendiendo a consideraciones de velocidad, rendimiento y consumo. Capítulo 2 – Estado del arte 39 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN A continuación se muestra una tabla donde se recoge la evolución de los parámetros en el escalado de las sucesivas tecnologías [Ste11], pudiendo observarse cómo efectivamente han ido variando las proporciones entre magnitudes al escalar en sucesivas tecnologías. Lmin[nm] TOX [nm] VDD [V] VTH [V] fT [GHz] gm/gds 250 6.2 2.5 0.44 35 15.2 180 4.45 1.8 0.43 53 12.5 130 3.12 1.2 0.34 94 11.1 90 2.2 1 0.36 140 10.6 65 1.8 0.9 0.24 210 6.1 Tabla 2.1- Evolución de los parámetros tecnológicos en tecnologías CMOS Entre los efectos provocados por la disminución de la tensión de alimentación, destacan:  La disminución del rango dinámico. A menores longitudes de canal el recorte en VDD es mucho mayor que el conseguido en VTH, con el consiguiente deterioro del rango de señal útil. A esto hay que sumar la influencia de las corrientes de fuga sobre el mismatch de los dispositivos, que se incrementa en tecnologías nanométricas.  La disminución de los márgenes de ruido para señales digitales, al disponer de menores amplitudes de señal utilizables por parte del diseñador. 2.1.1.2 Reducción de la longitud de canal de los transistores Otro de los factores que tiene una mayor importancia en las tecnologías nanométricas es la reducción de la longitud de canal (Lmin). Éste es el parámetro que se utiliza para la descripción de las diversas tecnologías y uno de los que mayor influencia posee por los efectos que genera su escalado. Es interesante analizar las consecuencias de su reducción, tanto a nivel de funcionamiento como del propio modelado y aproximación al diseño. Aquí se acentúan una serie de problemas que ya se han venido comentando anteriormente acerca de los modelos de comportamiento del transistor. Tradicionalmente, las ecuaciones que describen el comportamiento del transistor están basadas en las hipótesis de canal largo, lo que permite una simplificación de los cálculos sin gran pérdida de precisión. En tecnologías nanométricas el canal se ve reducido a dimensiones en las que esta hipótesis ya no es aplicable, generándose tanto la necesidad de aplicar nuevas técnicas (puesto que las clásicas ya no son tan efectivas) como de adaptarse a los cambios en el comportamiento de los propios dispositivos. 40 Capítulo 2 – Estado del arte APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Por otra parte, el hecho de la propia disminución en la longitud genera una serie de efectos no deseados que sí influyen en el comportamiento de forma más apreciable y han de ser incluidos convenientemente en las simulaciones a la hora de afrontar el diseño. Estos son los denominados efectos de canal corto, que se manifiestan principalmente en las siguientes consecuencias:  Incremento de las corrientes de fuga.  Disminución de la resistencia de entrada, que acarrea un incremento en la intensidad de puerta dejando de ser despreciable. A continuación se analizan con mayor detalle las causas y consecuencias de estos efectos. 2.1.1.2.1 Efectos de las corrientes de fuga Las corrientes de fuga son corrientes residuales generadas por efectos parásitos, cuya principal desventaja en circuitos digitales es que incrementan el consumo de potencia. En condiciones normales, el consumo de los dispositivos mientras no están conmutando es despreciable frente a la potencia utilizada en las transiciones. No obstante, en tecnologías nanométricas se ha producido un incremento en dichas corrientes que puede resultar en consumos significativos de potencia, especialmente en diseño digitales de gran complejidad y elevada densidad. Entre las corrientes de fuga se distinguen básicamente dos tipos:  Intensidad de subthreshold.  Intensidad de puerta. En el caso de la intensidad de subthreshold, se trata de una corriente que va del drenador a la fuente cuando la tensión a la que se somete al transistor está por debajo del umbral VTH (en la fase no activa de funcionamiento). La magnitud de esta intensidad se ve incrementada por el efecto del mayor escalado de la longitud de canal respecto a VTH, con el consiguiente consumo de potencia adicional. Estos efectos de canal corto son, en general, difícilmente solucionables mediante técnicas de diseño, y dependen más bien de la fabricación de los dispositivos (niveles de dopado, estructura de las regiones de difusión, etc.). Se estima que están bajo control si la anchura del óxido de puerta no baja de los 30 Armstrong. Actualmente, ésta es una de las principales limitaciones para que el escalado se produzca de forma proporcionada. Contra el consumo estático debido a corrientes de subthreshold, existen varias técnicas basadas en distintos esquemas de diseño, tales como usar stacks de transistores o transistores con varios VTH. Estas técnicas se utilizan sobre todo en circuitos digitales, donde la intensidad de fuga resulta apreciable en caso de que los transistores no actúen durante periodos de tiempo relativamente grandes. Capítulo 2 – Estado del arte 41 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN 2.1.1.2.2 Corriente de puerta no despreciable Otro efecto parásito fundamental es la aparición de una corriente de puerta que deja de ser despreciable respecto a tecnologías tradicionales [Roy03]. Esto supone, por una parte, un replanteamiento de los modelos empleados en programas de diseño asistido que tradicionalmente no computaban su valor. Su influencia es notable a partir de una longitud de canal de 90 nm, donde debe ser estimada porque constituye una parte no despreciable del consumo estático de los circuitos. Por otra parte, la presencia de una corriente de base en los transistores provoca que la resistencia de entrada disminuya, no pudiendo considerarse una resistencia de entrada infinita como en técnicas de diseño tradicionales. La causa principal de la aparición de esta corriente de fuga es la reducción del ancho de óxido de puerta del transistor. Debido a ello, es más fácil que se produzca el denominado efecto túnel que permite el paso de una corriente parásita a través del ancho de puerta por efectos cuánticos. Existen tres tipos de mecanismos que controlan el efecto túnel entre la puerta y el sustrato o el canal:  Efecto túnel de electrones de banda de conducción  Efecto túnel de electrones de banda de valencia  Efecto túnel de huecos de banda de valencia Estos mecanismos se distribuyen según el tipo de transistor utilizado, aunque en todos ellos el funcionamiento es similar y se basa en el paso de electrones a través de la barrera de potencial del canal. Como consecuencia de estas corrientes de fuga en la puerta, se producen una serie de efectos parásitos no deseados [Ann03]. El principal consiste en la modificación de la capacidad puerta-fuente de entrada de los transistores. En tecnologías nanométricas, aparece una frecuencia límite (fgate), cuyo valor viene dado por la expresión siguiente: [2.2] donde gtunnel es la conductancia del canal. Por debajo de dicha frecuencia, la capacidad de entrada se ve modificada por la adición de un término resistivo, y la corriente de fuga en la puerta se hace dominante. Por encima de dicha frecuencia, se añade un término capacitivo a la entrada. Como referencia, el valor típico de fgate para tecnologías de 90 nm es aproximadamente de 1 MHz. En la actualidad, estas corrientes de fuga constituyen uno de los mayores inconvenientes, ya no sólo por el incremento apreciable en el consumo estático, sino por la modificación que pueden generar sus efectos en el funcionamiento de los circuitos en tecnologías por debajo de los 100 nm de longitud de canal [Garg03]. 48 Capítulo 2 – Estado del arte APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN forma clásica pueden ahora extenderse a otras arquitecturas de convertidores gracias al uso más eficiente del procesado digital que permiten las tecnologías nanométricas. Por otra parte, existen también líneas de investigación dedicadas a la compensación de errores en el plano analógico (tales como el mismatch o el offset de los comparadores) mediante arquitecturas basadas en redundancia o calibración digital en lugar de técnicas analógicas de compensación de gran coste energético. En los apartados siguientes, se analizarán algunas de las técnicas más empleadas, así como algunos ejemplos de diseño relevantes. 2.2.1.1 Calibración digital y redundancia Como se ha comentado previamente, los circuitos analógicos sufren determinadas dificultades debido a la reducción del tamaño de los transistores MOS. Una de las técnicas más habituales empleadas para la compensación de errores es el uso de esquemas de calibración digital, normalmente mediante arquitecturas de conversión A/D basadas en redundancia. Los convertidores A/D de tipo flash han sido una arquitectura ampliamente utilizada en comunicaciones inalámbricas a altas frecuencias. De forma tradicional, este tipo de convertidores se caracterizan por emplear topologías de muy alto consumo, con varias etapas de ganancia para la compensación de offset. En la actualidad, existen diversas tendencias de diseño para solventar estos problemas, la mayoría basadas en redundancia de comparadores, con especificaciones más relajadas, combinados con compensación digital de las desviaciones causadas por offset y mismatch. Una primera aproximación sería la mostrada en [Fly03], donde se implementa un banco de comparadores con factor de redundancia cuatro sin preocuparse de sus propiedades de mismatch y offset, relajando así sus especificaciones para disminuir el consumo analógico drásticamente. En una fase de calibración inicial, los comparadores más adecuados al rango de entrada deseado se seleccionarían, mientras que el resto -no necesarios en la comparaciónquedarían desactivados sin contribución al consumo del sistema. Otro ejemplo de compensación puede encontrarse en [Sun09], donde se emplean las propias variaciones debidas a procesos de fabricación para generar las referencias de entrada. Dichos valores son procesados analógicamente por comparadores con offset aleatorios y posteriormente se emplea calibración digital para optimizar la resolución y el rango de señal del convertidor. Existen numerosas aproximaciones similares combinando redundancia y métodos de corrección digital de errores que pueden implementarse de forma similar. En este sentido, tenemos por ejemplo convertidores A/D con DACs de trimming de corriente para compensación de errores que minimizan el offset de los comparadores [Par07]; también pueden diseñarse esquemas con redundancia parcial –o con comparadores adicionalesque se usan para realizar una calibración en segundo plano que se ejecuta sin interrumpir la conversion [Kij09]. Capítulo 2 – Estado del arte 49 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN 2.2.1.2 Time-Interleaving Las técnicas de Time-Interleaving (TI) se basan en el uso de M canales adyacentes mediante la toma de muestras de forma alternativa de cada uno de ellos. En consecuencia, el convertidor A/D implementado se comportaría como un sistema que opera a una frecuencia M veces superior a la de cada uno de los canales individuales. Esta técnica permite operar a frecuencias más elevadas sin un gran coste adicional en el diseño analógico, por lo que es muy empleada en sistemas de adquisición de datos de alta capacidad [Gar12a]. No obstante, el desapareamiento entre los distintos canales va a reducir significativamente la resolución de los sistemas, debido principalmente a errores de ganancia, offset y clock skew. Por ello, suele ser necesario compensar dichos errores empleando técnicas de calibración digital o algún tipo de post-procesado de la señal. En el diseño presentado en [Cao09] puede encontrarse un convertidor A/D de 6 bits trabajando a 1.25 GHz sin necesidad de calibración durante la conversión ni corrección de errores. La arquitectura propuesta emplea dos convertidores SAR combinados con convertidores de tipo flash aplicando Time-Interleaving. Considerando la conversión SAR como una concatenación de procesos de conversión SAR de menor número de bits, se sustituyen bloques SAR por flash en estos procesos de menor resolución (subconversión). De esta manera, se reduce el número de comparadores de 65 a 6, permitiendo una disminución de consumo por debajo del estado del arte de convertidores flash en el momento de publicación, sin necesidad de técnicas de calibración digital. Otro ejemplo de estructura Time-Interleaving se describe en [Alp09], donde el esquema propuesto se basa en 16 convertidores A/D trabajando en paralelo a 1.25 GHz con dos bloques adicionales que permiten realizar una calibración en segundo plano para compensar errores de mismatch y offset. La calibración temporal puede efectuarse, gracias al ajuste de una línea de retraso programable, durante la transmisión de los paquetes de cabecera del estándar de comunicación empleado en la transmisión de datos. 2.2.1.3 Procesado en el dominio del tiempo Gracias a la evolución de las tecnologías CMOS, es posible disponer de mayores anchos de banda de operación por parte de los diseñadores analógicos. En consecuencia, los sistemas que procesan las señales en el dominio del tiempo pueden beneficiarse de la mejora en velocidad para la obtención de mayores resoluciones. Arquitecturas tradicionales basadas en la conversión en tiempo, tales como convertidores de doble rampa, pueden alcanzar grandes resoluciones a costa de grandes tiempos de conversión. No obstante, con el avance tecnológico en los últimos años, estas arquitecturas ya no están limitadas únicamente a aplicaciones de baja velocidad. 50 Capítulo 2 – Estado del arte APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Un ejemplo claro de elevada eficiencia energética usando procesado en el dominio del tiempo y gran cantidad de lógica digital es la arquitectura presentada en [Yan05,06]. En ella, se propone un convertidor en modo corriente que trabaja como un convertidor pipelined realizando la amplificación de residuo y sustracción en el dominio del tiempo sin necesidad de amplificadores convencionales. El convertidor está realizado únicamente con dos capacidades apareadas, un comparador y una fuente de corriente de referencia muestreada controlada por una máquina de estados digital. Al utilizar únicamente un comparador y una referencia de corriente para el proceso completo de conversión, el convertidor tiene un consumo mínimo y se evitan las imprecisiones provocadas por errores de ganancia y offset. Por otra parte, en [Jim11] se presenta una interesante estructura Time-to- Digital Converter (TDC) de alta eficiencia energética. La arquitectura elegida implementa un algoritmo recursivo de aproximación sucesiva en el dominio del tiempo para realizar la conversión mediante circuitería digital de baja tensión y muy bajo consumo. Otro ejemplo de un esquema simplificado para disminuir el consumo puede encontrarse en el convertidor ΣΔ en tiempo continuo de [Col08]. En él, se sustituye el cuantizador flash de N-bits por un comparador asíncrono, obteniendo como resultado una codificación de la señal realimentada en el dominio del tiempo similar a una señal PWM. 2.2.2 Simplificación de la circuitería analógica En secciones anteriores, se ha ilustrado la forma de trasladar con eficacia la mayor parte de la complejidad analógica al dominio digital mediante diversas técnicas. Otra aproximación complementaria para mejorar la eficiencia energética puede ser la basada en el diseño de subcircuitos analógicos más simples que permitan una reducción del consumo e incremento de la velocidad. Estas técnicas incluirían no sólo estrategias a nivel de arquitectura como en el caso anterior, sino topologías más sencillas a nivel de bloques básicos que puedan emplearse en diversas estructuras. A continuación, se incluyen algunas de las técnicas de simplificación más interesantes empleadas en el diseño de circuitos analógicos, que pasan esencialmente por distintos métodos de reducción del número de amplificadores operacionales, bien mediante su compartición, eliminación o sustitución empleando componentes alternativos. Capítulo 2 – Estado del arte 51 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN 2.2.2.1 Interpolación Las técnicas de interpolación son métodos de simplificación a nivel de sistema ampliamente utilizados en el diseño de convertidores de tipo flash. En este tipo de arquitecturas, con elevado número de comparadores, es necesario, además, el uso de amplificadores en la cadena de conversión para corregir los errores de offset. En la práctica, esto se traduce en un incremento de área y consumo difícilmente admisible. Por ello, es habitual el uso de técnicas de interpolación para simplificar la arquitectura y obtener todos los niveles de referencia necesarios para la comparación sin un coste energético desorbitado. Una de las técnicas tradicionalmente empleadas es la interpolación resistiva [Pla03], aunque para un número elevado de componentes se produce un deterioro de la linealidad del convertidor, siendo necesarias referencias adicionales. Para solventar este problema suelen emplearse técnicas de interpolación capacitiva, aprovechando el hecho de que la precisión alcanzada en los procesos de fabricación para tecnologías actuales es superior para las capacidades respecto al uso de resistencias. En el esquema descrito en [San05], se implementa un convertidor flash de 6 bits a 1 GHz empleando interpolación capacitiva, aprovechando las propias capacidades de interpolación para implementar de forma distribuida un circuito de muestreo y retención (sample & hold), con el consiguiente ahorro en consumo. 2.2.2.2 Switched opamp y opamp sharing Habitualmente, el bloque analógico que domina el consumo de potencia en un convertidor A/D es el amplificador operacional. Además de soluciones que pretenden disminuir su número mediante interpolación, existen técnicas para minimizar su consumo activo o emplear los amplificadores de forma compartida entre varios bloques. Esto es posible ya que en la mayoría de sistemas basados en capacidades conmutadas (SC), el funcionamiento activo del amplificador sólo se requiere en una de las fases de reloj. En consecuencia, existen dos técnicas ampliamente utilizadas en circuitos SC [Kim06] para optimizar el uso (y consumo) de los amplificadores: la primera se basa en compartir el mismo opamp entre dos etapas sucesivas (opamp sharing), mientras que la segunda los desconecta durante la fase en la que no es necesario que estén activos (switched opamp). Para implementar opamp sharing, dos etapas adyacentes funcionando con fases de reloj complementarias pueden compartir el mismo opamp para realizar su función sólo en la fase en la que éste se requiere activo para la conversión. Esta técnica está muy extendida para su uso en convertidores A/D de tipo pipelined, como en [Has07] [PalB12] o [Sas09], aunque puede aplicarse también a otras topologías basadas en amplificadores operacionales. 52 Capítulo 2 – Estado del arte APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Las técnicas de switched opamp (SO) se extendieron enormemente con la reducción de tensiones de alimentación, debido a las dificultades que generaba el diseño de interruptores de calidad con la disminución del rango de señal. En la actualidad, el uso de estas técnicas puede suponer un ahorro de entre el 30% y el 40% del consumo total mediante la desconexión de la etapa de salida del opamp durante la fase de integración. No obstante, su aplicación de forma más amplia arroja resultados de gran interés. Por ejemplo, en [Wang09] el consumo total de los amplificadores se reduce hasta un 50% mediante la desconexión no sólo de la salida sino de las dos etapas del opamp, incluyendo el circuito de realimentación de modo común. Adicionalmente, ambas técnicas son compatibles entre sí, como se muestra en el modulador ΣΔ paso de banda de orden 4 recogido en [Kuo04]. Si una solución basada en una topología de opamps clásica habría requerido hasta cuatro integradores trabajando en dos fases de reloj, mediante la arquitectura propuesta el modulador es implementado únicamente con dos opamps. Ambos son compartidos por dos de los integradores y además empleados de forma conmutada en fases complementarias, permitiendo una reducción drástica del consumo. 2.2.2.3 Eliminación de amplificadores clásicos (Opamp-less) Tradicionalmente, el diseño analógico se basa en gran medida en amplificadores de alta ganancia realimentados negativamente, cuyo consumo tiene un gran impacto en el sistema global. Es por ello que en los últimos años, existe una tendencia a reemplazar los opamps tradicionales por bloques más eficientes en términos de potencia, como comparadores, inversores o estructuras más sencillas basadas en realimentación local. En este apartado, se recogen y explican brevemente algunas de las opciones más populares. 2.2.2.3.1 CBSC1 o circuitos basados en detectores de paso por cero La técnica CBSC fue propuesta en [Fio06] para su aplicación a cualquier circuito SC basado en amplificadores operacionales. La idea fundamental consiste en sustituir los opamps por un comparador o un detector de cruces por cero y una o varias fuentes de corriente conmutadas controladas por la salida del bloque. El ahorro de consumo respecto a un opamp tradicional es producto de emplear una estrategia más eficiente para el sensado de la tierra virtual. En términos de potencia, forzar el nodo de tierra virtual a la entrada del opamp durante todo el tiempo consume mucho más que sensar la tierra virtual mediante un comparador como propone la técnica CBSC [Ytt10]. 1 CBSC: Comparator Based Switched Capacitors Capítulo 2 – Estado del arte 53 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN La utilidad práctica de esta técnica ha sido probada en diseños en tecnologías actuales, consiguiendo resultados que demuestran gran eficiencia energética. Así, en [Shi08] se presenta un convertidor A/D pipelined de 10 bits basado en un detector de cruces por cero fabricado en tecnología CMOS de 65 nm. Otra implementación de dicha técnica puede encontrarse en [Bro09], donde el convertidor diseñado (también de tipo pipelined) posee 12 bits de ENOB operando a 50 MHz con muy alta eficiencia energética, como muestra el valor de su FoM de 88 fJ/nivel. 2.2.2.3.2 Moduladores ΣΔ basados en inversores El uso de esta técnica se caracteriza por sustituir los amplificadores por simples inversores, dando lugar a estructuras mucho más simplificadas con consumos altamente reducidos. Los inversores ya habían sido aplicados con anterioridad al diseño de circuitos SC [Hos79], aunque sus prestaciones respecto a los opamps eran muy limitadas. No obstante, con el escalado de las tecnologías, el uso de inversores vuelve a resultar tremendamente atractivo debido a su capacidad de operar a muy bajas tensiones. Los diseños basados en inversores han demostrado ser muy eficientes, especialmente en circuitos de altas prestaciones implementados en tecnologías nanométricas. Por ejemplo, en [Veld08] se presenta un modulador ΣΔ en una tecnología CMOS de 65 nm empleando una arquitectura altamente digitalizada, con un cuantizador de 5 bits y un filtro digital que reducen la complejidad del DAC realimentado. El filtro de bucle analógico de primer orden, implementado con inversores, reduce las partes analógicas a la mínima expresión, con el consiguiente ahorro en consumo. Por otra parte, en [Cha09] se usa el comportamiento del inversor como un amplificador extremadamente simplificado. En dicho esquema se presentan tres moduladores ΣΔ en tiempo discreto, de segundo y tercer orden, implementados completamente mediante inversores. En todos los casos, se consiguen elevados rangos dinámicos para muy baja tensión de alimentación, con un consumo por debajo del estado del arte en el momento de la publicación. 2.2.2.3.3 Otras aproximaciones opamp-less Además de las técnicas ya descritas, existen algunas otras opciones basadas en la sustitución de amplificadores por otro tipo de estructuras más sencillas. Por ejemplo, en [Lop13] ΣΔ emplea una estructura integradora basada en realimentación local en lugar de opciones clásicas como opamps u OTAs. En el convertidor propuesto, los integradores se implementan usando estructuras más sencillas de seguidores de corriente, los conocidos como FVF (Flipped Voltage Follower) [Car05] en lugar de opamps. De esta manera, se simplifica enormemente la arquitectura del convertidor de datos, optimizando su área y consumo. 54 Capítulo 2 – Estado del arte APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Otra posibilidad se ilustra en la arquitectura presentada en [Dra04], donde se usan matrices de convertidores para aprovechar el paralelismo y conseguir mayor eficiencia usando estructuras simples. El diseño de un convertidor A/D de 6 bits operando a 600 MHz se implementa mediante ocho SAR empleando una arquitectura de redistribución de carga sin necesidad de emplear opamps de alta ganancia ni bloques analógicos de alta precisión. El resultado es una circuitería analógica enormemente simple (sólo son necesarios capacidades, interruptores y un comparador) que permite obtener un consumo de apenas 10 mW. Otro ejemplo de arquitectura alternativa puede encontrarse en [Pla06], donde se propone un esquema flash de 4 bits con arquitectura simplificada basada en comparadores para diseñar un convertidor A/D de alta velocidad y bajo consumo. En este caso, la estrategia para ahorrar consumo pasa por quitar cualquier bloque no estrictamente esencial: muestreo y retención, preamplificadores, escalera resistiva y corrección de errores de burbuja. Se emplea únicamente un comparador que combina muestreo, amplificación y generación de los niveles de referencia para implementar un convertidor A/D con un consumo de potencia de tan solo 2.5 mW. 2.2.3 Submuestreo (Subsampling) Como se ha comentado previamente, una de las tendencias de mayor interés en la conversión A/D en la actualidad pasa por desplazar la mayor parte del procesado analógico a la parte digital. A día de hoy, existen numerosos estándares de comunicación debido a la gran aceptación de las tecnologías inalámbricas. En consecuencia, existe una tendencia a diseñar transceptores que puedan ser usados en múltiples estándares. Una de las técnicas con mayor aceptación para este tipo de aplicaciones es el submuestreo, de gran interés en el diseño de transceptores multi-estándar, cuyo caso más representativo es el paradigma SDR (Software Defined Radio), definido por [Mit95]. El transceptor multi-estándar óptimo está definido por una antena, un convertidor A/D y una parte digital que actúa sobre la señal de radiofrecuencia (RF) directamente digitalizada. No obstante, este diseño no es factible debido a las limitaciones de los convertidores hoy en día, que requieren de requisitos por encima del estado del arte. En ese sentido, el submuestreo es una técnica ampliamente utilizada para el diseño de transceptores aplicables a múltiples estándares, relajando las especificaciones de los bloques analógicos necesarios para una tasa de datos elevada. Mediante esta técnica, la señal de RF es muestreada empleando una frecuencia por debajo de la máxima frecuencia de entrada, pero al menos dos veces mayor que su ancho de banda. De esta manera, una de las réplicas de baja frecuencia obtenida del proceso de muestreo, que contiene a la señal de banda base, es directamente digitalizada [Gra68][Vau91]. Capítulo 2 – Estado del arte 55 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN La principal ventaja de esta técnica es la flexibilidad, ya que mediante el uso de un bloque de muestreo y retención que genera las replicas de la señal de RF se relajan las especificaciones de los bloques constitutivos analógicos en el convertidor y la mayoría del procesado se efectúa digitalmente. No obstante, es necesario tener en cuenta que el bloque de muestreo requerirá un elevado ancho de banda y una baja apertura de jitter, además de incrementar el ruido térmico en la banda de interés por efecto del muestreo. Una de las principales aplicaciones de esta técnica es el diseño de receptores multi-banda inalámbricos, como en [Gar12b,12c], donde se presenta un módulo de adquisición de datos de altas prestaciones y bajo coste, que permite digitalizar la señal de RF en la mayoría de estándares inalámbricos. Así, en [Gar11], empleando una señal de entrada de ancho de banda de 20 MHz, se consiguen 8.5 bits de resolución para una frecuencia de portadora programable con rango entre 0-3.3 GHz, y más de 8 bits para hasta 4 GHz, cubriendo los estándares inalámbricos más importantes (GPRS, Bluetooth, Wi-Fi, WiMAX). Otro ejemplo interesante de aplicación se recoge en [Kwa12], donde se emplea el submuestreo para la implementación de un sistema cognitivo de radio CR b “ g x b ” aplicable a radios, móviles y sistemas inalámbricos en general. Mediante esta tecnología, se pretende que los dispositivos sean capaces de localizar y conectarse a cuaquier frecuencia del espectro de RF para obtener acceso a servicios. 2.2.4 Conclusiones sobre estado del arte de ADC de alta velocidad A lo largo de esta sección se han ido desgranando diversas técnicas cuya aplicación puede resultar de utilidad para el diseño de convertidores A/D de muy bajo consumo y alta frecuencia. Las técnicas mostradas pueden aplicarse a diversas arquitecturas en función de las necesidades del sistema de conversión, tomando en consideración la situación ilustrada en la figura 2.1. Podemos apreciar que, en función de la resolución deseada y el ancho de banda requerido por la aplicación, será más recomendable una u otra arquitectura. En el caso del diseño de esta Tesis Doctoral, se ha optado por un convertidor A/D de tipo flash para implementar un diseño de 6 bits para aplicaciones inalámbricas siguiendo el estándar Ultra-WideBand (UWB). 56 Capítulo 2 – Estado del arte APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Figura 2.1 -Arquitecturas de conversión más utilizadas, en función de las especificaciones de resolución y velocidad. Sobre la topología básica de un convertidor flash, se emplearán algunas de las técnicas reseñadas para obtener una mejora de las prestaciones en consumo frente a esquemas tradicionales. Así, se diseñará un esquema empleando técnicas de interpolación para disminuir el número de amplificadores, además de implementar una técnica de calibración novedosa para compensación de offset y mismatch en el dominio analógico. Más detalles de la implementación del convertidor pueden encontrarse en el Capítulo 3 de esta Tesis. 2.3 Aplicaciones microelectrónicas en entornos de alta radiación A lo largo de los últimos años, la evolución de los diseños microelectrónicos ha permitido un significativo avance de las comunicaciones en numerosos ámbitos. El escalado de las tecnologías ha permitido un incremento de la complejidad de los sistemas prácticamente inimaginable hace una década. En apartados previos, se han comentado las peculiaridades que el escalado genera en los dispositivos teniendo en cuenta únicamente las prestaciones que las tecnologías pueden proporcionar. No obstante, existen además una serie de “ x ” b de el funcionamiento de los sistemas electrónicos es crítico, tales como aplicaciones militares, espaciales, nucleares, etc. En este tipo de sistemas donde un error puede tener consecuencias catastróficas, es más necesario que nunca el diseño de sistemas tolerantes a fallos. Capítulo 2 – Estado del arte 57 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Adicionalmente, el escalado de las tecnologías CMOS no sólo ha incrementado las posibilidades de las tecnologías, sino también su sensibilidad ante posibles errores. La presencia de partículas de alta energía en entornos hostiles (nucleares, espaciales, etc) puede afectar a los diseños microelectrónicos, constituyendo una seria amenaza en forma de Efectos de Eventos Singulares (SEE) [Jau08] Los efectos en semiconductores debidos a partículas ionizantes fueron descubiertos por primera vez en varias anomalías detectadas en las primeras misiones de la carrera espacial, siendo éstas reportadas casi desde el principio de la misma [Vel07]. En enero de 1958, el satélite Explorer I fue lanzado al espacio por Estados Unidos, equipado con varios detectores Geiger para medir rayos cósmicos en un experimento ideado por Van Allen. A una altura de 900 kms. los contadores dejaron de contar partículas de forma misteriosa. Posteriormente, se descubrió que éstos habían saturado al encontrar un flujo de partículas mucho mayor del esperado en el espacio exterior, que en posteriores misiones fue atribuido a la presencia de unas zona de elevada densidad de radiación alrededor de la tierra (los llamados cinturones de Van Allen). En concreto, existen dos regiones diferenciadas, consistentes principalmente en electrones de alta energía por un lado (cinturón exterior, 13000-60000 kms.) y en una combinación de protones y electrones por otro (cinturón interior, 100-1000 kms.). Algunos años más tarde, la NASA lanzó el satélite de telecomunicaciones Telstar I, inaugurando la era de la telecomunicaciones vía satélite en 1962. En ese mismo año, se había llevado a cabo la detonación de una bomba termonuclear a gran altitud como un experimento nuclear por parte del gobierno estadounidense, que tuvo como consecuencia un incremento de la cantidad de electrones en el campo magnético de la Tierra. Esto generó a su vez que la influencia de los cinturones de Van Allen sobre los dispositivos electrónicos del satélite Telstar se incrementara dramáticamente. Tras varios fallos producidos durante casi un año de operación, el satélite perdió finalmente la comunicación quedando fuera de control. No obstante, este no es un hecho aislado, sino que numerosas anomalías en dispositivos electrónicos causadas por radiación natural (procedentes del viento solar, rayos cósmicos o los cinturones de Van Allen) han sido registradas durante años. De hecho, en [SND13] puede consultarse una base de datos de fallos de satélites en órbita desde el comienzo de la carrera espacial. En concreto, en esta Tesis nos centraremos en el diseño robusto ante radiación de sistemas electrónicos cuyo objetivo es funcionar en el espacio. En los apartados siguientes, se explicarán los diversos factores a los que puede estar expuesto un sistema microelectrónico para aplicaciones espaciales, clasificándose éstos según los posibles efectos generados enel mismo. Además, se abordará la necesidad de una herramienta de análisis que permita facilitar la labor del diseñador para asegurar un diseño robusto y eficiente ante las posibles amenazas a que los circuitos pueden verse sometidos en el espacio. 64 Capítulo 2 – Estado del arte APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN El disponer de alternativas a los tests de radiación se antoja hoy en día imprescindible, puesto que no resulta viable depender únicamente de una información que sólo estaría disponible tras el diseño del sistema. Por tanto, es necesario el empleo de una serie de herramientas y métodos que permitan el modelado y estudio de los efectos de radiación de la forma más realista posible. Mediante ellos, pueden depurarse las vulnerabilidades de los circuitos diseñados en una etapa previa a la fabricación, permitiendo así mejorar las propiedades de los sistemas en entornos de radiación. En vista de dicha necesidad, en apartados sucesivos abordamos las principales alternativas para un diseño robusto, tanto en sistemas digitales como analógicos. 2.3.2.1 Diseño robusto en sistemas digitales En el caso de circuitos digitales, se han ido desarrollando a lo largo de muchos años técnicas de inyección de fallos para el análisis de errores generados por la radiación [Qui13], dando lugar a varias líneas de interés ya plenamente asentadas, entre las que destacan las siguientes:  Inyección de fallos basada en Hardware (HWFI) [Arl90][Mad94][Vel98].  Inyección de fallos basada en Software (SWFI) [KanG92][Mai02].  Inyección de fallos basada en Simulación (SBFI) [Bou98][GonI01] [GonD04].  Técnicas híbridas de emulación Hardware, pudiendo realizarse la inyección de fallos por Instrumentación [Civ02][Vel01] o Reconfiguración [Ald08][Ant03] [And05][Mog11]. En todas ellas, el principio general de funcionamiento está basado en evaluar la Tasa de Errores de Datos (Soft Error Rate, SER) de los sistemas, en base a inyecciones de fallos provocadas por el usuario. Como fase preliminar, es necesario realizar campañas de test masivas que permitan elaborar un diccionario de fallos de referencia para el circuito bajo test. Este diccionario debe ser lo más completo posible, para que a posteriori permita identificar fallos en experimentos de radiación reales. No obstante, cubrir el rango completo de fallos posibles en un circuito de tamaño medio-alto resulta en la práctica muy costoso, especialmente en tiempo de simulación, siendo a veces inabordable. Por ello, debe elegirse la plataforma de inyección para optimizar la generación del diccionario de fallos. Existen numerosas técnicas de inyección, pero no hay una plataforma universal adecuada a todos los criterios necesarios, puesto que en función de las necesidades se requiere habitualmente una plataforma distinta de inyección de fallos. En general, los criterios fundamentales que suelen tenerse en cuenta a la hora de su elección son varios: Capítulo 2 – Estado del arte 65 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN  Controlabilidad: capacidad para inducir fallos en los elementos del dispositivo objetivo que pueden fallar.  Observabilidad: capacidad de observar en tiempo y espacio el estado interno y externo del dispositivo bajo test.  Intrusividad: grado de instrumentación adicional que se requiere para la inyección, que debe ser lo menor posible.  Velocidad y coste. Es necesario tenerlos en cuenta para el desarrollo de los análisis, pues pueden entorpecer el proceso de diseño de los circuitos. La mayoría de técnicas de inyección de fallos cumplen con un compromiso entre estos criterios y tienen un campo de aplicación determinado. La mayor utilidad de las mismas se encuentra en su uso en la etapa de diseño de los circuitos integrados, o bien para la realización de tests de fiablidad o tolerancia a fallos. Respecto a la naturaleza de los fallos inducidos mediante estas técnicas, habitualmente se trata de modelos físicos de fallos adecuados a un nivel de abstracción determinado. Un modelo extremadamente extendido a nivel de transferencia en registro (Register Transfer Level, RTL) es el de error de bit-flip. Este modelo resulta de gran interés en circuitos digitales, puesto que permite modelar cualquier error no destructivo de tipo SEE, pudiendo además constituir un bloque base para modelar errores múltiples (tales como Multiple Bit Upset, MBU o Multiple Cell Upset, MCU). A grandes rasgos, consiste en buscar y analizar errores generados por el cambio del estado lógico de un bit en un flanco de reloj determinado. Otros modelos de interés pueden ser el modelo stuck-at, basado en forzar un nivel alto o bajo en algún puerto, bit o registro del dispositivo bajo test, o el modelo de bridging, consistente en forzar un puerto, bit o registro al valor de lógico de otro adyacente. 2.3.2.2 Diseño robusto en sistemas analógicos En la actualidad, el estudio de los efectos de la radiación en circuitos mixtos que deben funcionar en entornos aeroespaciales es una de las principales líneas de investigación en RbHD. En este sentido, la influencia de los impactos de partículas de altos niveles energéticos en el funcionamiento de los sistemas es cada vez más crítica conforme las tecnologías escalan sus dimensiones. Las frecuencias de funcionamiento cada vez mayores y la reducción del tamaño de los dispositivos conducen a una importancia creciente de los efectos generados por SEE en los diseños actuales. En tecnologías modernas, la influencia de los SET provocados por impactos de iones pesados ha ido creciendo hasta pasar de un papel tradicionalmente poco relevante a un primer plano, convirtiéndose en una seria amenaza para la fiabilidad de los diseños. 66 Capítulo 2 – Estado del arte APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Por una parte, conforme se alcanzan mayores velocidades de funcionamiento, la posibilidad de atrapar un pulso transitorio generado por un impacto en algún registro se hace mayor, incrementando la sensibilidad de la parte digital de los circuitos ante SET. Un simple pulso generado a la entrada de un camino combinacional puede propagarse a través de estructuras de transistores incrementando su anchura; a consecuencia de esto, puede llegar a producir eventos singulares aislados (de tipo SEU) o incluso afectar a múltiples registros generando errores multibit (MBU) [Ben06]. Este efecto ha sido recientemente objeto de estudio en diseños digitales, y se conoce como Ensanchamiento de Pulso Inducido por Propagación (PIPB) [Nar07][Ben07]. Por otro lado, las partes analógicas de los circuitos se ven incluso más afectadas por perturbaciones transitorias de la tensión debidas a pares electrónhueco generados por impactos de partículas ionizantes en tecnologías nanométricas. Además, estos SET analógicos dependen fuertemente de la configuración eléctrica a nivel de sistema de los circuitos, pudiendo afectar gravemente a su funcionalidad. En consecuencia, el estudio y análisis de los SET en circuitos analógicos se ha convertido en una línea de altísimo interés, ya que el diagnostico de las vulnerabilidades ante ellos puede aportar información clave para obtener diseños robustos ante radiación. Por tanto, en las tecnologías modernas los eventos singulares generados por impactos de partículas pesadas han ido adquiriendo cada vez mayor importancia [Mav07]. Esto ha generado una necesidad de instrumentos para verificar dichos efectos de forma preventiva sin necesidad de esperar a tests de radiación, permitiendo tenerlos en cuenta en el diseño de los sistemas. Aunque existen herramientas como TCAD, mediante las cuales puede extraerse información exhaustiva y precisa de los efectos de dichos impactos a nivel de layout [Mog13][PalF12], conforme el número de transistores empleados aumenta, el coste computacional se hace inabordable. Ésta es una de las mayores inquietudes en los diseños aeroespaciales en la actualidad [Jau08][Pag11], puesto que la detección en etapas previas de los efectos generados de SEU y SET que se muestran tras los tests de radiación sería extremadamente útil. Mediante el uso de herramientas de modelado y análisis adecuadas, se pretende asegurar que todos los diseños microelectrónicos pasen los tests de radiación de forma satisfactoria sin necesidad de rediseñar. Esto es, no obstante, una situación ideal que aún no se ha alcanzado a día de hoy. La capacidad de realizar un análisis y diagnóstico de los circuitos en etapas tempranas de diseño para mejorar su robustez frente a radiación es una línea de investigación de gran interés en el contexto del diseño microelectrónica para el espacio y la ingeniería aeroespacial. Capítulo 2 – Estado del arte 67 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Ante este panorama, y siguiendo la línea ya establecida en nuestro grupo de investigación con el desarrollo de FT-UNSHADES (herramienta de inyección de fallos en circuitos digitales desarrollada en proyectos previos con la Agencia Espacial Europea -ESA-), se decidió afrontar el estudio de los SET en circuitos analógicos. El objetivo era abordar dicho análisis de una forma sistemática y menos costosa a nivel computacional, mediante el desarrollo de una herramienta software de análisis automático de vulnerabilidades ante radiación para circuitos analógicos: AFTU. La herramienta propuesta está dirigida al estudio y evaluación de las vulnerabilidades a SET en circuitos analógicos y mixtos a nivel de transistor, desde un punto de vista orientado a resultados. Para este fin, el primer paso es realizar una transformación en la netlist de los circuitos bajo test –sin modificar su funcionalidadañadiendo fuentes configurables de corriente que modelan los impactos de partículas ionizantes [Mes82][Wir07]. De esta manera, mediante una serie de ficheros de configuración, la herramienta permite realizar una campaña de test definida por el usuario con numerosas simulaciones, empleando scripts de OCEAN [Oce11] en un entorno de CADENCE. Además, se implementarán una serie de criterios heurísticos que permitan discriminar automáticamente los nodos más críticos de los diseños bajo radiación, de forma que obtengamos a la salida del procesado un fichero de resultados con toda la información necesaria. Más datos sobre el desarrollo de la herramienta software AFTU pueden encontrarse en el Capítulo 4 de esta Tesis. El objetivo es, por tanto, disponer de una herramienta de análisis que permita elaborar un mapa de vulnerabilidades ante SEE de forma automática y transparente al usuario, con un coste computacional razonable. De esta manera, se podrían determinar los nodos críticos en una etapa inicial del diseño en lugar de tras los tests de radiación, con el consiguiente ahorro económico y de esfuerzo que ello supone. El desarrollo de una herramienta de este tipo puede ser de extrema utilidad en el diseño de circuitos microelectrónicos para el espacio, aportando al diseñador una información de gran valor para las tareas de RHA y/o RHbD previstas. 2.3.3 Conclusiones sobre diseño robusto ante radiación En la literatura existen numerosas herramientas y métodos de análisis de los efectos de la radiación enfocados al estudio de circuitos digitales [Mog13] [PalF12]. No obstante, la influencia de los efectos generados por partículas ionizantes es cada vez mayor en circuitos analógicos, donde el coste de simulación se incrementa exponencialmente con el número de transistores de los circuitos a diseñar. 68 Capítulo 2 – Estado del arte APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN En ese contexto, el desarrollo de un método sistemático de análisis que permita descubrir vulnerabilidades de los circuitos en fases previas a su fabricación resulta una prioridad, especialmente en aplicaciones donde los circuitos deben funcionar en entornos bajo radiación, tales como sistemas electrónicos para el espacio. El conocimiento de la sensibilidad ante radiación de los componentes es esencial para un diseño robusto, por lo que resulta necesario:  Entender los mecanismos de interacción de la radiación con los materiales y circutos electrónicos, y cómo dichos efectos se relacionan con el fallo de los dispositivos.  Caracterizar la respuesta de los distintos tipos de dispositivos específicos, arquitecturas y tecnologías, para su selección y uso en diversas aplicaciones y sistemas electrónicos. 2.4 Conclusiones En este capítulo se ha presentado un estudio teórico de las principales características de las tecnologías nanométricas, con especial hincapié en los efectos derivados del escalado tecnológico que pueden afectar al diseño microelectrónico. Este estudio sirve como base para el posterior diseño de un convertidor A/D de tipo flash de 6 bits, descrito en el Capítulo 3 de esta Tesis, en una tecnología de 130 nm de ST Microelectronics. A continuación, se han reseñado y descrito una serie de técnicas y estrategias de diseño orientadas a la optimización del consumo en arquitecturas de conversión A/D de muy alta frecuencia. En él, se analizan diversas técnicas tradicionalmente empleadas para la implementación de circuitos analógicos, y de su estudio se extrae una visión global que nos permite usar las más adecuadas para la aplicación elegida (comunicaciones para estándar UWB). En concreto, se aplicarán técnicas de interpolación capacitiva sobre el convertidor A/D flash para mejorar sus prestaciones en consumo, realizando una implementación distribuida del circuito de muestreo y retención. Adicionalmente, se incorporará una técnica de calibración novedosa presentada en esta Tesis para su aplicación al diseño del convertidor de tipo flash (Capítulo 3). Capítulo 2 – Estado del arte 69 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Por último, se ha llevado a cabo una introducción a la problemática del diseño robusto ante radiación (RHA, RHbD) en circuitos microelectrónicos para aplicaciones espaciales. Se han recogido numerosos efectos que pueden afectar a dispositivos semiconductores, centrándonos para el objetivo de esta Tesis en los efectos de eventos singulares no destructivos. En este sentido, la influencia de los SEE puede resultar crítica, bien por el riesgo de convertirse en SEU al ser capturados por la lógica digital debido a las frecuencias de funcionamiento cada vez mayores, o bien por afectar al funcionamiento de circuitos provocando efectos parásitos que afecten a la funcionalidad de los sistemas, especialmente en circuitos de gran complejidad como transceptores o convertidores A/D. A pesar de que en la literatura existe una amplia base de herramientas y métodos de análisis de fallos, éstas se encuentran dirigidas, fundamentalmente, al estudio de circuitos digitales. No obstante, la influencia de los efectos generados por partículas ionizantes se hace cada vez más patente en circuitos analógicos, donde el coste computacional aumenta drásticamente conforme lo hace la complejidad de los circuitos a diseñar. Ante esta situación, se observa una necesidad creciente de determinar las vulnerabilidades ante radiación en circuitos analógicos y de señal mixta. Debido a esto, se presenta en esta Tesis Doctoral una herramienta software de análisis automático de vulnerabilidades que permita un estudio rápido de circuitos complejos en etapas previas a la fabricación, de forma que pueda servir de apoyo a los diseñadores para un diseño robusto a radiación. 2.5 Referencias [Ald08] M. g F. C M. C S. D‟ g M. M S. Pastore, G.R. Sechi, and G. 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Springer Berlin/Heidelberg, 2005. 70 Capítulo 2 – Estado del arte APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN [Ann03] Anne-Johan Annema, Bram Nauta, Ronald van Langevelde, Hans Tuinhout. “Analog Circuits in Ultra-Deep-Submicron CMOS.” IEEE Journal of Solid-State Circuits, Vol. 40, No. 1, Jan 2005 [Ant03] L. Antoni, R. Leveugle, and B. Feher. “Using run-time reconfiguration for fault injection applications.” Instrumentation and Measurement, IEEE Transactions on, 52(5):1468 – 1473, oct. 2003. [Arl90] J. Arlat, M. Aguera, L. Amat, Y. Crouzet, J.-C. Fabre, J.-C. Laprie, E. Martins, and D. Powell. “Fault injection for dependability validation: A methodology and some applications.” IEEE Transactions on Software Engineering, 16:166–182, 1990. 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[Kwa12] Kwan A., Bassam S.A., Ghannouchi F., “Sub-sampling Technique for Spectrum Sensing in Cognitive Radio Systems” IEEE Radio and Wireless Symposium, RWS 2012: pp. 347-350. 80 Capítulo 3– Diseño de un convertidor A/D flash de 6 bits APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN 3.4.4 Implementación del convertidor A/D .............................................................. 105 3.4.4.1 Arquitectura global .............................................................................. 105 3.4.4.2 Etapas preamplificadoras .................................................................... 106 3.4.4.3 Comparadores...................................................................................... 110 3.4.4.4 Backend digital .................................................................................... 113 3.4.5 Detalles adicionales de implementación .......................................................... 116 3.5 Caracterización experimental .................................................................... 118 3.6 Conclusiones ................................................................................................ 124 3.7 Referencias ................................................................................................... 125 Como se ha comentado en el Capítulo 2, los convertidores A/D de tipo flash se utilizan en aplicaciones donde el requerimiento principal es tener una velocidad de conversión muy alta. Estas aplicaciones podrían ser, en general, aquellas que requieran de una elevada tasa de transferencia de datos, tales como sistemas de acceso en lectura/escritura a disco duro, procesamiento de señales de vídeo, aplicaciones radar, sistemas de comunicaciones inalámbricas, etcétera. Este tipo de convertidores A/D alcanzan grandes velocidades de conversión debido a su sencilla arquitectura, basada en una matriz de comparadores en paralelo que muestrean la señal analógica simultáneamente. Al requerirse un comparador por cada nivel de cuantización, el número de comparadores se dobla por cada bit adicional de resolución. Así pues, el principal problema que surge con esta técnica es el significativo incremento de disipación de potencia y área de silicio en comparación con otras técnicas de conversión A/D, lo que hace que tengan que limitarse a resoluciones medias (6-8 bits) para resultar eficientes. Se comenzará este capítulo recordando la estructura tradicional de convertidores A/D flash, comentando sus principales características y no idealidades. Así mismo, se repasarán técnicas de implementación habituales que pueden ayudar a minimizar el impacto de los inconvenientes descritos. Posteriormente, se describirá una técnica novedosa de compensación de offset para la implementación de un convertidor flash de alta velocidad. Finalmente, se expondrá la arquitectura del convertidor diseñado –basada en interpolación capacitiva-, y se detallarán el diseño y funcionalidad de sus principales componentes, así como los resultados de simulación y medidas experimentales obtenidas. Capítulo 3– Diseño de un convertidor A/D flash de 6 bits 81 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN 3.1 Arquitectura tradicional La estructura clásica de un convertidor analógico-digital de tipo flash puede observarse en la siguiente figura: VREF_TOP VREF_BOT VIN Decodificador Salida digital Vj Vj+1 Comparadores Figura 3.1 - Estructura clásica de un convertidor A/D flash de N bits. Como puede observarse, para el diseño de un convertidor flash de N bits se requiere una matriz de 2N-1 comparadores. Cada entrada analógica se conecta a una entrada de dicha matriz, mientras que la otra entrada de cada comparador se conecta a tensiones de referencia fijas. Estas referencias representan niveles de tensión equidistantes entre FS/2 y –FS/21, correspondientes a los 2N-1 escalones de cuantización. En el caso del esquema representado, se puede distinguir una escalera de resistencias mediante la que se obtendrían los distintos valores de referencia para cada uno de los 2N-1 comparadores (para el caso de 6 bits necesitaríamos 63 comparadores). La diferencia de tensiones entre niveles de cuantización adyacentes vendrá dada por: [3.1] donde VREF_TOP y VREF_BOT representan las dos referencias de tensión proporcionadas al convertidor. Este valor constituirá el rango máximo en tensiones para la decisión de los comparadores. 1FS: valor de fondo de escala de la tensión. Vj+1-Vj=VLBS =VREF _TOP -VREF _BOT 2N 82 Capítulo 3– Diseño de un convertidor A/D flash de 6 bits APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN El decodificador se encargará de recolectar todas las salidas del banco de comparadores y procesarlas para realizar una conversión del código de salida de los mismos (usualmente termométrico) a binario, obteniendo así la salida digital del convertidor A/D. El fundamento de la conversión realizada por el convertidor es el siguiente: cada comparador cuya entrada analógica esté por debajo de su “0” g co a su salida, mientras que los comparadores cuya “1”. E decodificador de código termométrico que detecta la transición de ceros a unos lógicos en la secuencia de salida de los comparadores. Esta transición, en teoría, debe ser única para evitar errores en la decodificación de uno a otro código. Una vez detectada la transición, se produce el paso de un código termométrico a otro binario, obteniéndose la palabra correspondiente de N bits como salida digital del convertidor. La principal desventaja de estos convertidores radica en el elevado número de comparadores necesario, que se incrementa exponencialmente con el aumento de resolución, dando lugar a un crecimiento del área y consumo que puede llegar a ser dramático. Ésta es la limitación esencial que presentan este tipo de convertidores, haciendo insostenible en la práctica aumentar la resolución mucho más allá de los 6-8 bits. Así mismo, como ya se ha comentado, la estructura clásica de un convertidor analógico-digital de tipo flash está compuesta esencialmente por resistencias y comparadores. En consecuencia, existen una serie de no idealidades de dichos componentes que van a limitar las prestaciones del convertidor. Por un lado, debido al mismatch entre las resistencias –a consecuencia de los procesos de fabricaciónla tensión de referencia obtenida presentará una variación respecto a los valores ideales, afectando a la precisión de los convertidores. En los comparadores, por su parte, el efecto que mayor influencia tiene es el denominado error de offset, que se manifiesta en una desviación del umbral de comparación. Este offset, si es suficientemente grande, podría llegar a provocar incluso que la transición „0‟ „1‟ el código termométrico a la salida del banco de comparadores no fuese única, generando un error de conversión en el decodificador. Dichos efectos son aún más apreciables debido a las variaciones paramétricas con el uso de tecnologías nanométricas. A consecuencia de estas no idealidades, el comportamiento esperado de los convertidores flash puede presentar un deterioro significativo de sus prestaciones, tales como la linealidad de su respuesta. Por ello, será necesario compensar estos efectos inherentes a la propia fabricación de sus componentes no sólo mediante técnicas de diseño a nivel de bloques, sino incluso a nivel arquitectural. Capítulo 3– Diseño de un convertidor A/D flash de 6 bits 83 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN En el caso del convertidor que nos ocupa, por ejemplo, se abordará el diseño de un convertidor flash de 6 bits empleando una arquitectura con interpolación capacitiva y utilizando técnicas de compensación de offset. Antes de comentar la técnica de compensación propuesta en esta Tesis, se comentarán brevemente técnicas clásicas de interpolación y compensación de offset en el apartado siguiente. 3.2 Convertidores A/D flash con interpolación y compensación de offset. En este apartado se presenta una serie de técnicas empleadas habitualmente en el diseño de convertidores de tipo flash. Del análisis de las mismas, se obtendrá una imagen más completa de las necesidades y soluciones requeridas en el diseño del convertidor presentado en este trabajo. Entre las técnicas tradicionales, destacan técnicas de mejora de la linealidad tales como implementar la ganancia de los comparadores de forma distribuida o el empleo de técnicas de compensación basado en auto-cero. Así mismo, el uso de técnicas de interpolación para obtener todos los niveles de referencia necesarios sin un coste en área y consumo desorbitado también es habitual en este tipo de convertidores. VREF_TOP VREF_BOT VIN Decodificador Vj Vj+1 Comparadores Figura 3.2 - Esquema flash con ganancia distribuida 84 Capítulo 3– Diseño de un convertidor A/D flash de 6 bits APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Con esta técnica -combinada con otras que se explican a continuaciónse pretende tanto relajar las especificaciones de diseño sobre los comparadores, como minimizar el impacto de las no idealidades sobre ellos. Debido al alto ancho de banda requerido, es necesario diseñar estos amplificadores con una ganancia moderada. De esta forma, se contribuye a simplificar el diseño de los componentes individuales aunque, eso sí, a costa de incrementar el área y consumo del convertidor inicial basado únicamente en el banco de comparadores. No obstante, la implementación real de un convertidor como el de la figura supone un coste no asumible en área y consumo. Tomando como ejemplo el convertidor objetivo de esta Tesis, para una resolución de 6 bits tendríamos que disponer de una cadena de amplificación con tres preamplificadores por cada uno de los 63 comparadores. Por tanto, queda claro que se requiere emplear técnicas que permitan simplificar la arquitectura disminuyendo el número de componentes. Esto puede llevarse a cabo combinando la ganancia distribuida con técnicas de interpolación. A continuación se describen algunas de las más usuales. Una de las técnicas más extendidas es la interpolación resistiva, consistente en añadir resistencias de promediado entre dos amplificadores adyacentes para obtener los niveles de tensión sucesivos (Figura 3.3). No obstante, para un número elevado de componentes se produce un deterioro de la linealidad del convertidor debido a efectos de borde que hacen que puedan encontrarse referencias de tensión fuera del rango cubierto [Pla03]. Este problema hace necesaria la presencia de una serie de referencias adicionales (con sus correspondientes componentes) para compensar este efecto sin pérdida de linealidad a la salida. Vj Vj+1 OUTj OUTint OUTj+1 Figura 3.3 - Interpolación resistiva Otra opción para realizar la interpolación es hacerla mediante capacidades en lugar de resistencias. Las técnicas de interpolación capacitiva presentan, en tecnologías CMOS, una serie de ventajas respecto a la interpolación resistiva. Capítulo 3– Diseño de un convertidor A/D flash de 6 bits 85 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN La interpolación capacitiva utiliza -análogamente- capacidades conectadas a la salida de cada dos amplificadores adyacentes. Gracias a esto, se elimina la necesidad de añadir resistencias de compensación para extender el rango alrededor de los comparadores. Además, la precisión alcanzada con capacidades en los procesos de fabricación CMOS es superior a la obtenida con resistencias, de forma que pueden obtenerse referencias más precisas mediante interpolación capacitiva que empleando la interpolación resistiva. Otra ventaja adicional es que al usar interpolación capacitiva no se requiere de un circuito de muestreo y retención (S&H) externo, sino que éste puede implementarse de forma distribuida, empleando para ello las propias capacidades de interpolación. Por el contrario, esta técnica presenta al menos un importante inconveniente: se incrementa sustancialmente la carga a la entrada del convertidor debido a las capacidades, aumentando el consumo de los amplificadores. En la Figura 3.4 se puede observar el esquema característico de un convertidor de tipo flash usando interpolación capacitiva [Sand05] [Mar08] ycómo se disminuye considerablemente el número de preamplificadores requeridos. Figura 3.4 - Esquema flash con interpolación capacitiva El valor de las tensiones interpoladas que se usan como referencia para etapas sucesivas viene dado por la expresión: [3.2] En el caso del convertidor, si se hace Ca = Cb se tendrá un factor de interpolación igual a dos, obteniendo una referencia adicional entre las salidas de cada dos comparadores. 86 Capítulo 3– Diseño de un convertidor A/D flash de 6 bits APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN En la Figura 3.5 se representa de forma más detallada el concepto de interpolación capacitiva. +- -+ Vin+ Vin- Vref+ Vref- Ca Cb f1 f1 f1 f1 f2 f2 +- -+ f1 f1 +- -+ f1 f1 +- -+ f1 f1 +- -+ f1 f1 Ca Cb Ca Cb Ca Cb Ca/2 Cb/2 Ca/2 Cb/2 Figura 3.5 - Interpolación capacitiva Por otra parte, para la compensación de los efectos provocados por no idealidades es necesario complementar estas técnicas con otras de compensación de offset de los preamplificadores [Pla03]. Una de las más empleadas en una estructura de interpolación capacitiva es la denominada auto-cero. El principio básico en el que se fundamenta esta técnica se ilustra mediante la Figura 3.6, que muestra un esquema de una sección del S&H distribuido implementado con una estructura de interpolación capacitiva. Durante la fase f1 se almacena en las capacidades C la diferencia entre las tensiones de referencia Vref, así como la tensión de offset del preamplificador. Cuando la fase f2 está activa, la tensión de offset almacenada se resta a la diferencia de las entradas Vin; de esta manera, el offset queda cancelado y amplificada a la salida la diferencia entre las entradas (Vin) y las tensiones de referencia (Vref). Figura 3.6 - Técnica de auto-cero tradicional f1 f2 f1 f2 f1 f1 +- -+ Vin+ Vin- Vref+ Vref- C C Capítulo 3– Diseño de un convertidor A/D flash de 6 bits 87 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Es importante señalar que el empleo de esta técnica de compensación de offset clásica añade a la interpolación capacitiva el inconveniente de requerir el uso de dos fases de reloj no solapadas, con el incremento tanto de consumo como de complejidad para el diseño (rutado de pistas, ruido, menores tiempos de carga para capacidades de interpolación, etc.) que ello conlleva. Partiendo del análisis de todas las técnicas previamente descritas, se ha desarrollado en esta Tesis una nueva técnica de compensación de offset basada en interpolación capacitiva que pretende mejorar las prestaciones de las ya reseñadas. En la próxima sección se detallan las especificaciones de partida y arquitectura del convertidor diseñado, además de describir con mayor detalle la técnica propuesta para el diseño del convertidor flash de 6 bits. 3.3 Especificaciones y arquitectura del convertidor diseñado En primer lugar, se incluyen en la Tabla 3.1 las especificaciones básicas del convertidor a diseñar, que vienen determinadas por su aplicación para un receptor de comunicaciones inalámbricas siguiendo el estándar Ultra-WideBand (UWB) [Yan04] [Tsa05]: Tabla 3.1- Especificaciones del convertidor diseñado En función de estas especificaciones, se considera que el diseño óptimo para cumplir con dicha aplicación es un convertidor de tipo flash. Tras el análisis de los puntos fuertes y débiles de este tipo de convertidores, así como de las técnicas disponibles para optimizar su diseño (sección 3.2), se propone implementar una técnica novedosa de auto-cero combinada con interpolación capacitiva que se describirá a lo largo de esta sección. La arquitectura elegida será de tipo flash, por lo que, para la resolución de 6 bits requerida, da un total de 63 comparadores necesarios. Se emplearán técnicas de ganancia distribuida combinadas con interpolación capacitiva para disminuir el número de preamplificadores necesarios, resultando en la arquitectura mostrada en la figura siguiente: Tecnología CMOS 130nm (ST) Frecuencia de muestreo 1 GHz Resolución 6 bits Alimentación 1.2 V Potencia consumida <200mW Rango de entrada 400 mVpp 88 Capítulo 3– Diseño de un convertidor A/D flash de 6 bits APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN CLK VIN Escalera resistiva ..17x.. ...9x... …...33x…... Generador de fases VREF ……..x65…….. ……..x65…….. Backend digital CAL Sampled&Hold distribuido Figura 3.7 - Arquitectura del convertidor A/D flash de 6 bits En ella puede observarse tanto la estructura general del convertidor como sus componentes básicos, que serán descritos con mayor detalle en la sección posterior. A la entrada del convertidor tendremos un total de nueve referencias – generadas mediante una escalera resistivaque servirán de entrada para la primera etapa de amplificación, a cuya salida se irán interpolando las tensiones para las etapas sucesivas. Como puede apreciarse, la arquitectura del convertidor consta de cuatro etapas de preamplificación en las que se aplica interpolación para obtener las tensiones necesarias a la entrada de la siguiente. De esta forma, tendremos primero 9 referencias en tensión, a continuación 17, luego 33 y finalmente 65. Estas referencias llegan al banco de 63 comparadores necesarios para la resolución deseada. A la salida de éstos se obtendrá un código termométrico que debe ser convertido en la salida binaria de 6 bits mediante la lógica digital del backend. Se ha implementado un circuito de S&H distribuido entre la primera y segunda etapa, usando para ello técnicas de interpolación capacitiva. Con ello, se evita tener que implementar un S&H externo –difícil de conseguir con bajo consumo a elevadas frecuencias-, así como se reduce drásticamente la carga a la entrada -tradicional desventaja de esta técnica en convertidores A/D. El esquema resultante puede apreciarse en la figura siguiente: Capítulo 3– Diseño de un convertidor A/D flash de 6 bits 89 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Figura 3.8 - Detalle de S&H e interpolación de tensiones Como puede verse en el esquema anterior, una vez que se ha muestreado la señal a la salida de la primera etapa, ésta pasa a las etapas sucesivas sin necesidad de volver a cargar más capacidades a la salida de los amplificadores, permitiendo con ello relajar un poco los requerimientos de ancho de banda y disminuir el consumo. Esto es posible gracias a la técnica novedosa de auto-cero basada en calibración analógica que será presentada con mayor detalle a continuación. En la Figura 3.9 puede verse el esquema para la compensación de offset utilizando la técnica propuesta en esta Tesis Doctoral. Figura 3.9 - Compensación de offset mediante calibración M1M2 M3M4 M5 Vin+ Ib M6M7 Vin- - Vout + VCMcal Vcal- Vcal+ Vin+ CAL CAL CAL CAL Vref+ Vin- CAL CAL Vref- C1 C1 VCM Vout- A1 A2 C2 + - + - + - A + - + -Vout+ VCMcal Vcal- Vcal+ (a) (b) clk clk clk clk Vref=0 Vref=0 Vref=0 Vref=0 Vref=0 Vref=0 Vref=0 Vref=0 Vref=Vref,i from resistor ladder Vref=Vref,i+1 from resistor ladder Vin Vin 96 Capítulo 3– Diseño de un convertidor A/D flash de 6 bits APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN M5 de canal n), dos interruptores que los interconectan (MS), un interruptor de reset (MR) y los interruptores de pre-carga (MP). El circuito está controlado por una señal de reloj que define la operación del mismo en dos fases diferenciadas: reseteo y regeneración. En la fase de b k=‟0‟ camino de señal entre ambos latches (M2, M3 y M4, M5) permanecerá desconectado, de forma que las dos ramas de salida quedan fijadas a un mismo valor a través de los transistores de reset (MR) y precarga (MP), respectivamente. En la parte inferior (latch N), el transistor de reset (MR) actúa como un interruptor, igualando la tensión entre ambas ramas del comparador, mientras que en la parte superior (latch P) los transistores de precarga (MP) colocan en los nodos de salida el valor de la tensión de alimentación. C k =‟1‟ regeneración comienza y ambos flips-flops se encuentran en saturación para maximizar su ganancia, preparados para amplificar la diferencia de tensión que aparezca entre los drenadores del par diferencial de entrada. La señal de reloj empleada como lógica de control del comparador puede ser la misma que se emplea para el circuito de muestreo distribuido de la primera etapa, ya que la salida de los preamplificadores de la segunda etapa y sucesivas es continua (salvo los eventuales tiempos de refresco). De esta manera, no es necesario utilizar una fase adicional para el comparador, con el consiguiente ahorro en complejidad y consumo. La salida del banco de comparadores será la obtenida en los ciclos de regeneración, dando lugar a un código termométrico que deberá ser convertido en uno binario por el backend digital, que es descrito a continuación. 3.4.3 Backend digital El bloque del backend constituye la interfaz entre los dominios analógico y digital del convertidor A/D, transformando un código termométrico a otro binario, siguiendo el patrón ilustrado en la siguiente tabla. Código termométrico Salida 0000000 000 0000001 001 0000011 010 0000111 011 0001111 100 0011111 101 0111111 110 1111111 111 Tabla 3.2- Conversión termométrico-binario para N = 3 bits Capítulo 3– Diseño de un convertidor A/D flash de 6 bits 97 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Por tanto, inicialmente se trata de diseñar un decodificador digital teniendo en cuenta una serie de aspectos tales como la ocupación de área, la complejidad arquitectural, la velocidad de procesado, etcétera. Un criterio adicional a tomar en consideración es la robustez frente a errores, no ya en la propia conversión por parte del decodificador sino en la secuencia de entrada al mismo. En particular, han de tenerse en cuenta los “ b b ” suelen afectar a códigos termométricos. Para esta tarea, se realizó un estudio bibliográfico que contempla diversas posibilidades para su implementación, permitiendo determinar la más adecuada tanto a nivel de arquitectura como de funcionalidad. Los llamados “ b b ” la inserción no deseada de “0” “1” lógicos consecutivos a la entrada del decodificador [Pla03]. Como muestra la tabla 2, la secuencia de entrada siempre va a presentar “1” consecutivos hasta un punto en que el resto de bits sean “0”. Estos niveles provienen de los comparadores, por lo que están sujetos a posibles fallos debidos a no idealidades o errores transitorios, pudiendo generar cambios en la secuencia termométrica que afecten a la conversión. Por ello, es necesario implementar una lógica adicional que permita corregir estos fallos, además de tener en cuenta la robustez del esquema elegido ante este tipo de errores. Tomando esto en consideración, el backend digital constaría con el par de bloques ya descritos más la lógica secuencial necesaria para almacenar los valores obtenidos de los comparadores, permitiendo un funcionamiento síncrono del sistema. Así, el esquema inicial previsto para la conversión de un código termométrico (para N bits) será similar al siguiente: clk N bits Decodificador Registros Lógica de corrección Registros 2 -1 bits N Figura 3.16 - Esquema genérico para backend digital 98 Capítulo 3– Diseño de un convertidor A/D flash de 6 bits APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN En primer lugar, diseñamos la lógica de corrección de errores basada en puertas lógicas de tres entradas. La idea básica es eliminar las posibles inserciones de ceros no deseados en la secuencia del código termométrico, para lo cual usaremos la función descrita por la siguiente tabla de verdad: Entradas (C B A) Salida (S) 0 0 0 0 0 0 1 0 0 1 0 0 0 1 1 1 1 0 0 0 1 0 1 1 1 1 0 1 1 1 1 1 Tabla 3.3- Tabla de verdad para implementación de lógica de corrección donde la entrada B sería el bit de la entrada correspondiente a evaluar, mientras A y C los bits anterior y posterior, respectivamente, en la secuencia termométrica de entrada. Esto se corresponde con la función: S = AB+BC+AC. A continuación, se comentan las principales implementaciones estudiadas para el decodificador y se justifica la elección del esquema propuesto. 3.4.3.1 Decodificador ROM Un esquema tradicional es el denominado decodificador ROM, que se muestra en la figura 3.17 antecedido de un convertidor A/D de tipo flash cuyas salidas de los comparadores (2N-1) van a la entrada del mismo. Figura 3.17 - ADC flash con decodificador ROM y lógica de corrección [KanJ99] Capítulo 3– Diseño de un convertidor A/D flash de 6 bits 99 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN El esquema está basado en una matriz de transistores que codifican a la salida los distintos estados binarios correspondientes a cada entrada termométrica. Cuando la entrada m en la que se produce el cambio de estado se activa, se selecciona la fila de transistores correspondiente, generando el código binario a la salida. Éste estará codificado mediante la presencia o no de transistores en cada celda, según se requiera un nivel bajo o alto de la salida binaria (análogo a una celda de memoria ROM). En este caso, para la selección de la fila apropiada se podría optar por una lógica de control basada en puertas AND de dos entradas. A ellas se conectaría tanto la salida de cada comparador m como la salida negada del comparador m+1. No obstante, esta lógica de selección puede ser demasiado vulnerable a errores de b b “0” í la activación de dos filas distintas. Para minimizar este efecto, en lugar de usar puertas AND de dos entradas sería preferible conectar a cada comparador una puerta NAND de tres entradas como en la Figura 3.17. A ella se conectarían la salida del comparador m y las salidas negadas de los dos comparadores siguientes (m+1, m+2). Con ello, se asegura la corrección de todos los errores de burbuja aislados (con separación mínima de tres bits entre ellos) del código termométrico de entrada. Las ventajas que presenta esta arquitectura son una disposición enormemente regular y relativamente simple por tratarse de una matriz de transistores. Sin embargo, sus prestaciones a nivel de velocidad y consumo no son especialmente buenas. Además, al basar la conversión únicamente en la selección de una fila, resulta más vulnerable a errores, puesto que su elección depende de ú “1” proveniente de la lógica de corrección. 3.4.3.2 Fat-tree encoder El siguiente esquema es el denominado Fat-tree encoder, que puede apreciarse en la Figura 3.18. Esta solución aporta una mayor velocidad al realizar la codificación únicamente con puertas digitales, basándose para ello en puertas OR g “1” g la entrada. 100 Capítulo 3– Diseño de un convertidor A/D flash de 6 bits APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Figura 3.18 - Fat-tree encoder para N=4 bits (sin lógica de corrección) [Lee04] Este esquema también requiere de una lógica de corrección previa similar a la empleada en el apartado 1.4.3.1, pues igualmente realiza la conversión de código a partir de la transición “1” “0” . Por ello, presentaría la misma complicación ya comentada para acotar el error debido a errores de burbuja no aislados. Además, esta arquitectura presenta el inconveniente de tener una menor regularidad entre las distintas salidas del decodificador. En consecuencia, presenta mayores problemas de temporización, debido a las diferencias de caminos combinacionales, complicando su funcionamiento al incrementarse la velocidad. 3.4.3.3 Wallace tree encoder La siguiente estructura analizada es el decodificador de árbol de Wallace (Wallace tree), también llamado contador de unos (Ones-counter encoder). El esquema en que se basa se observa en la Figura 3.19. Consta como elemento básico de un bloque denominado árbol de Wallace, compuesto de una serie de celdas unidad para realizar la conversión mediante un proceso de cuenta de “1” lógicos a la entrada. Capítulo 3– Diseño de un convertidor A/D flash de 6 bits 101 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Figura 3.19 - Wallace-tree encoder para N=4 bits [KanJ99] En este esquema, cada celda unidad del árbol (FA2) es un sumador con acarreo que realiza “1” encuentra a su entrada, cumpliendo con la tabla de verdad siguiente: Nº de unos a la entrada Salida FA 0 00 1 01 2 10 3 11 Tabla 3.4- Algoritmo para celdas sumadoras (FA) en árbol de Wallace La principal ventaja que presenta es que incorpora por sí mismo una corrección de errores de burbuja global (global error correction o bit swapping). En este esquema, los posibles errores de burbuja que se encuentren a la entrada no generarán un cambio brusco del nivel de decisión, al no depender de la transición “0” “1” ú . N b el efecto de estos posibles errores será acumulativo, provocando igualmente un error de desplazamiento del nivel. En cualquier caso, dicho error será de menor magnitud, en general, que en los esquemas anteriores, pudiendo además minimizarse mediante un bloque previo de corrección. Por contra, la estructura basada en árboles de Wallace puede tener unos caminos críticos demasiado complejos, llegando a suponer una limitación en velocidad que impida alcanzar las frecuencias de funcionamiento deseadas. Para mejorar dicho aspecto, suele utilizarse una versión retocada de este esquema (apartado 1.4.3.4) que simplifica la implementación de esta estructura. 2 FA: Full Adder (sumador con acarreo) 102 Capítulo 3– Diseño de un convertidor A/D flash de 6 bits APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN 3.4.3.4 Folded Wallace tree encoder El esquema analizado a continuación se conoce como decodificador de árbol de Wallace plegado (Folded Wallace tree) y se trata de una mejora respecto al contador de unos ya descrito. Se basa en la misma estructura comentada (árbol de Wallace), pero aplicando técnicas de multiplexión para simplificar el esquema. La idea básica consiste en utilizar un módulo central del contador de unos más sencillo y multiplexar las salidas de los comparadores que éste recibe. Así, se implementa un árbol de Wallace de N-k bits para una conversión a N bits de salida, dividiendo las líneas de entrada al mismo en 2K grupos multiplexados para acceder a él. Esta estructura puede observarse en la figura siguiente: Figura 3.20 - Folded Wallace-tree encoder genérico para N bits [Sal04a] Con el uso de esta estructura, se disminuye la complejidad del diseño del árbol de Wallace y se consigue disminuir la longitud de los caminos críticos, permitiendo, por tanto, una mayor velocidad. La corrección de errores no presenta, en principio, gran variación respecto al esquema anterior con las modificaciones descritas. Capítulo 3– Diseño de un convertidor A/D flash de 6 bits 103 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN 3.4.3.5 Decodificador basado en multiplexores La última arquitectura que vamos a analizar es un decodificador basado en multiplexores (MUX-based encoder). El esquema para 4 bits puede apreciarse en la figura 3.21. Figura 3.21 - Decodificador basado en MUX para N=4 bits [Sal04b] Como su propio nombre indica, se basa en varias etapas de multiplexores que van seleccionando progresivamente las entradas siguiendo un algoritmo de conversión digital del código. El principio de funcionamiento se basa en tomar como valor de selección el bit intermedio de cada grupo de entradas, de forma que en cada etapa se va discriminando entre la mitad superior e inferior de los valores disponibles. La conversión se realiza de un modo relativamente sencillo, e implementa a su vez una corrección de errores sobre las posiciones de bit impares. En cualquier caso, la mayor ventaja que presenta este esquema es su gran velocidad, gracias a su reducido camino crítico, y su regularidad en el diseño que facilita el rutado. 3.4.3.6 Estudio comparativo Una vez vistos las distintas posibilidades, en este apartado se justifica la elección en base a diversos criterios relacionados con su robustez frente a errores, complejidad y frecuencia de funcionamiento. En primer lugar, basándonos en el código que reciben a la entrada (conversión de tipo M a 1), pueden descartarse tanto el decodificador ROM como el Fat-tree, puesto que son más sensibles a errores al realizar la conversión ú “0” “1” g entrada. 104 Capítulo 3– Diseño de un convertidor A/D flash de 6 bits APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN El criterio que se sigue para evaluar la robustez frente a los errores es el ENOB o resolución efectiva del convertidor. En la Figura 3.22, se representa dicho ENOB para distintos esquemas aplicables a un CAD de 6 bits, en función de la diferencia de tiempo entre las líneas de señal y de reloj para diversos circuitos. Para el caso expuesto, se ha asumido que la diferencia de tiempos  t tiene una distribución Gaussiana, con desviación estándar σt y una entrada senoidad de amplitud igual al fondo de escala. En esas condiciones, la desviación puede modelarse como un offset a la entrada de los comparadores [Sal04b]. Figura 3.22 - Resolución efectiva de distintos esquemas respecto a la desviación estándar de la diferencia temporal entre reloj y señal [Sal04b] En dicha figura, se representa la ENOB para tres esquemas: un decodificador ROM con lógica basada en NAND de 3 entradas, un contador de unos basado en árbol de Wallace y un decodificador basado en MUX. Las prestaciones del árbol de Wallace y el decodificador basado en MUX son similares, aunque con una leve mejoría de aproximadamente 0.1 bits a favor del esquema contador de unos para desviaciones mayores. Por otra parte, considerando otros criterios, como la complejidad arquitectural o el consumo, el esquema basado en árbol de Wallace sería menos eficiente para el diseño. Por último, se evalúan los tres diseños seleccionados en términos de velocidad y ocupación de área. En la Tabla 3.5 se resume la exigencia de lógica y camino crítico de cada esquema en función del tiempo crítico de una celda multiplexora (tmux): Esquema decodificador Nº de multiplexores Camino crítico Árbol de Wallace 171 18 tmux Árbol de Wallace plegado 85 12 tmux Basado en MUX 57 5 tmux Tabla 3.5- Requerimientos de distintos esquemas para ADC flash de de N=6 bits [Sal04b] Capítulo 3– Diseño de un convertidor A/D flash de 6 bits 105 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN En vista de los datos, la opción del decodificador basado en multiplexores resulta la más eficiente para un convertidor de alta velocidad, teniendo el menor número de componentes y mejor camino crítico. En consecuencia, la arquitectura basada en etapas de multiplexores será finalmente el decodificador elegido para el diseño presentado en esta Tesis. De esta forma, queda definido el backend digital para un código binario de salida de 6 bits, restando únicamente por añadir una etapa de registros que proporcione la disponibilidad de los datos de forma síncrona. A continuación, pasamos a describir con mayor detalle los aspectos relacionados con la implementación y diseño del convertidor A/D flash en el entorno de Cadence. 3.4.4 Implementación del convertidor A/D En este apartado van a describirse los diseños finalmente implementados en el software de diseño de Cadence, empleando para ello la tecnología CMOS de 130 nm de ST Microelectronics. Se muestran a continuación tanto las especificaciones de partida para el diseño, como los esquemas finalmente implementados, así como consideraciones de diseño adicionales que se estimen oportunas. Como se ha explicado anteriormente, el diseño del convertidor consta básicamente de los siguientes componentes esenciales:  Preamplificadores.  Comparadores.  Decodificador digital. También forman parte del esquema los interruptores para muestreo de señales, así como un generador de reloj encargado de dar lugar a la señal de reloj que controla el sample & hold distribuido. 3.4.4.1 Arquitectura global La arquitectura del convertidor viene dada por una estructura de 4 etapas preamplificadoras basada en interpolación de tensiones entre cada una de ellas y la posterior, que culmina en el banco de comparadores para realizar la conversión A/D. El esquema correspondiente a esta estructura ya fue definido en la sección 3.3 (Fig. 3.7), y se corresponde con la implementación en Cadence ilustrada en la figura 3.23, que muestra un detalle de la interpolación completa. El esquema representado constituye el bloque principal de conversión A/D, compuesto por los preamplificadores y el banco de comparadores. Dicho bloque recibe como entradas las nueve referencias de tensión a través de la escalera resistiva, y proporciona los 63 niveles de salida en código termométrico. 112 Capítulo 3– Diseño de un convertidor A/D flash de 6 bits APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Los resultados post-layout para este esquema muestran una conmutación b 150 μV b -150 μV la entrada. Esto da como r x 300 μV con un offset del mismo orden de magnitud (en torno a 200 μV). En el peor caso de simulaciones de esquina, el valor de la histéresis sube hasta los 500 μV, con un offset menor de 0.9 mV. En la siguiente gráfica se ilustra el funcionamiento del comparador, con pulsos definidos alcanzando el valor máximo de tensión (1.2 V) para una entrada de muy pequeña amplitud (entre -2 y 2 mV). Figura 3.30 - Funcionamiento del comparador (entrada entre -2 y 2 mV) Igualmente, se ha verificado el funcionamiento del comparador, haciendo conmutar la entrada de un valor elevado de tensión (200 mV –máxima amplitud de entrada-) al mínimo detectable por histéresis, comprobando que se obtiene una decisión correcta a la salida. Capítulo 3– Diseño de un convertidor A/D flash de 6 bits 113 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Finalmente, se muestra el layout del comparador diseñado en la tecnología CMOS de ST Microelectronics de 130 nm para el convertidor A/D flash. Figura 3.31 - Layout del comparador diseñado 3.4.4.4 Backend digital El esquema utilizado para el backend digital es el denominado decodificador basado en multiplexores y fue descrito en la sección 3.4.3, aunque se incluye aquí de nuevo por motivos de claridad. La arquitectura elegida consta de una etapa de registros para almacenar las salidas del banco de comparadores, una lógica combinacional de corrección de errores de burbuja, un módulo que realice la conversión de código termométrico, y una nueva etapa de registros de salida para garantizar el funcionamiento síncrono a 1 GHz. clk N bits Decodificador Registros Lógica de corrección Registros 2 -1 bits N Figura 3.32 - Esquema genérico para backend digital 114 Capítulo 3– Diseño de un convertidor A/D flash de 6 bits APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN A continuación se muestran los distintos bloques que componen el backend, comenzando por los registros. En la figura 3.33, se aprecia un detalle de su implementación: Figura 3.33 - Registros de entrada (banco completo y detalle ampliado) La lógica combinacional se implementa siguiendo la función descrita en el apartado 3.4.3 (S= AB+BC+AC) para corregir errores simples de burbuja. Así, resulta el esquema siguiente para cada celda unidad: Figura 3.34 - Lógica combinacional de corrección (celda unidad) Capítulo 3– Diseño de un convertidor A/D flash de 6 bits 115 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Por último, el decoficador se corresponde con el descrito en la Figura 3.32, siguiendo el esquema basado en multiplexores de la sección 3.4.3.5 y se muestra en las figuras siguientes: Figura 3.35 - Encoder de conversión termométrico-binario implementado Figura 3.36 - Detalle de decodificador implementado 116 Capítulo 3– Diseño de un convertidor A/D flash de 6 bits APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN El esquema finalmente implementado difiere del inicial en una etapa de registros intermedia adicional. Tras la implementación, el tiempo crítico en el caso más desfavorable era muy cercano a 1 ns (frecuencia de 1 GHz), por lo que se coloca una etapa de registros intermedia. De esta manera, se asegura la correcta interpretación de los datos a la frecuencia deseada, aunque a cambio de un retraso en la conversión de un ciclo a la salida. Finalmente, el layout del backend implementado en la tecnología de 130 nm de ST Microelectronics puede observarse en la figura siguiente: Lógica combinacional+MUX MUX + registros de salida 2ª etapa MUX Registros intermedios Figura 3.37 - Layout del backend digital en tecnología de 130 nm 3.4.5 Detalles adicionales de implementación Además de los bloques principales ya descritos, se han realizado otros bloques de menor complejidad a nivel de diseño pero que son necesarios para el desarrollo del convertidor, tales como el generador de reloj, la escalera resistiva o el diseño de los interruptores para la implementación del sample & hold distribuido. Nos centraremos a continuación en este último para explicar algunos detalles más sobre su implementación. Como se ha comentado previamente, la relación de interpolación emplea un factor igual a 2. En la figura 3.38 puede contemplarse la estructura del circuito de muestreo y retención distribuido, formada por una serie de interruptores y capacidades -situados entre la primera y segunda etapa de gananciaque emplean únicamente una fase de reloj. Capítulo 3– Diseño de un convertidor A/D flash de 6 bits 117 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Gracias a esta implementación, las capacidades de muestreo se cargan a través de los amplificadores operacionales de la primera etapa, en lugar de a la entrada del convertidor. De esta manera, se evita el efecto del ruido de muestreo a la entrada y se reduce la magnitud de la capacidad de entrada del convertidor A/D. La forma de realizar la interpolación, de la etapa dos en adelante, se basa en tomar como entradas de un amplificador las salidas diferenciales positiva y negativa de dos amplificadores de la etapa de ganancia previa. Esta implementación sencilla funciona sin necesidad de emplear un S&H entre las etapas sucesivas, gracias a la técnica de calibración presentada. Al estar las tensiones de offset y modo común de los amplificadores ajustadas a su valor de referencia durante el modo de calibración, el circuito puede funcionar de forma autónoma durante largos periodos entre ciclos de refresco. Por último, se comentarán un par de aspectos relacionados más con la caracterización experimental que con la propia implementación del circuito. Debido al elevado número de componentes del convertidor y a la complejidad del diseño de un convertidor de 6 bits en una tecnología nanométrica que aún no se había caracterizado experimentalmente, se decidió enviar para su fabricación una versión reducida del mismo. En el siguiente apartado se darán más detalles sobre el circuito finalmente empleado, que a grandes rasgos puede definirse como una versión simplificada del convertidor de sólo 3 bits, pero con una resolución de 6 bits. De esta forma, se puede caracterizar experimentalmente el convertidor de 6 bits utilizando la versión simplificada en diferentes zonas del rango de funcionamiento. Por otra parte, al tener que medir señales a altas velocidades, se ha optado por implementar las señales de salida del convertidor empleando el estándar de comunicaciones de bajo consumo y alta velocidad LVDS3 [Blo02]. 3 LVDS: Low-Voltage Differential Signaling. Figura 3.38 - Detalle de la implementación del S&H distribuido clk clk clk clk Vref=0 Vref=0 Vref=0 Vref=0 Vref=0 Vref=0 Vref=0 Vref=0 Vref=Vref,i from resistor ladder Vref=Vref,i+1 from resistor ladder Vin Vin 118 Capítulo 3– Diseño de un convertidor A/D flash de 6 bits APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Para ello, se han diseñado unos circuitos que actúan como drivers para señales LVDS, que cumplen con las siguientes especificaciones, permitiendo una transmisión síncrona a 1 GHz: VSS VOL VOH VDD VCM 0 V 1 V 1.4 V 2.5 V 1.2 V Tabla 3.9- Prestaciones del convertidor A/D fabricado Así, tendríamos una señal con modo común de 1.2 V con niveles lógicos oscilando entre 1 y 1.4 V. Para poder cumplir con estas especificaciones, se han usado dos tensiones de alimentación para el anillo de pads: una de 1.2 V para las partes correspondientes al convertidor y otra de 2.5 V para los drivers LVDS. En el siguiente apartado se describirá con mayor detalle el circuito finalmente fabricado, así como las prestaciones obtenidas de su caracterización experimental. 3.5 Caracterización experimental Como ya se ha comentado, el circuito que se presenta en este apartado para su caracterización experimental tiene una resolución de 3 bits en lugar de los 6 previstos para el diseño del convertidor A/D original. Esta estrategia se adoptó como un paso previo a la caracterización definitiva, debido tanto a la complejidad del diseño como a la implementación de una técnica novedosa y a la necesidad de evaluar la respuesta real de la tecnología empleada por primera vez en este diseño. En consecuencia, se envió para su fabricación una versión de test de 3 bits en la tecnología de 130 nm de ST Microelectronics, con el fin de evaluar su funcionamiento experimental y validar la técnica propuesta. La idea principal en que se basa la caracterización consiste en emplear el chip de 3 bits como una celda extrapolable del diseño completo (Figura 3.39). Para ello, se implementaron en la misma todos los elementos necesarios de la cadena de amplificación. El circuito fabricado en la tecnología de 130 nm y la placa de evaluación empleada para realizar las medidas pueden observarse en la Figura 3.40 a) y 3.40 b), respectivamente. Capítulo 3– Diseño de un convertidor A/D flash de 6 bits 119 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Mediante la placa de medidas mostrada en la Figura 3.40, podemos evaluar el comportamiento del convertidor en términos de velocidad y precisión, validando así la técnica de calibración propuesta para unas especificaciones similares a las del chip completo. El proceso de medida ha sido realizado mediante el procesado de los resultados obtenidos a la salida del convertidor fabricado para distintos rangos posibles de entrada, considerando para ello una resolución de 6 bits. Figura 3.39 - Implementación del ADC de 3 bits para caracterización experimental 120 Capítulo 3– Diseño de un convertidor A/D flash de 6 bits APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN (a) (b) Figura 3.40 - (a) Convertidor A/D de 3 bits fabricado en tecnología de 130 nm. (b) Placa de evaluación para caracterización del chip. Ajustando los rangos de entrada, se ha caracterizado la respuesta de 3 bits del chip fabricado para todos los posibles rangos de entrada del convertidor de 6 bits. Ajustando el valor de las tensiones de entrada y variando el offset, se puede realizar una caracterización parcial por secciones (correspondientes a 3 bits) que permiten componer, mediante un procesado posterior, la respuesta equivalente para el rango completo de 6 bits. Capítulo 3– Diseño de un convertidor A/D flash de 6 bits 121 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN En las Figuras 3.41 y 3.42 pueden observarse los errores de no idealidad integral (INL) y no linealidad diferencial (DNL), respectivamente, del convertidor. En ambos casos, el resultado está comprendido en el rango [-0.4, 0.4] LSB. La caracterización dinámica del circuito se ha llevado a cabo mediante una señal sinusoidal compuesta a partir de las medidas tomadas para las distintas partes del rango completo del convertidor con una resolución de 6 bits. Así, en la figura 3.43 podemos ver la SNDR obtenida, de valor 35.7 dB, para una señal de entrada de amplitud 200 mVpp a frecuencia de 95 MHz con el circuito funcionando a una frecuencia de muestreo de 1 GHz. Figura 3.42 - DNL medida a 1GS/s Figura 3.41 - INL medida a 1GS/s 128 Capítulo 3– Diseño de un convertidor A/D flash de 6 bits APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN [Yin92] G.M.Y F.O ‟ E W.S ,"A high-speed CMOS comparator with 8-b resolution", IEEE J. Solid-State Circuits, vol.27, nº2, pp. 208-211, Feb. 1992. CAPITULO 4 AFTU: HERRAMIENTA DE ANÁLISIS DE CIRCUITOS BAJO RADIACIÓN ÍNDICE DEL CAPÍTULO 4.1 Introducción. ....................................................................................................... 131 4.2 AFTU: herramienta de análisis bajo radiación ............................................... 133 4.2.1 Descripción de AFTU ...................................................................................... 134 4.2.1.1 Visión general ..................................................................................... 134 4.4 Conclusiones ........................................................................................................ 136 4.5 Referencias .......................................................................................................... 136 Uno de los temas de mayor interés en la actualidad para el diseño de sistemas microelectrónicos es el análisis de tolerancia a radiación de los circuitos. Debido al escalado de las tecnologías CMOS, los dispositivos microelectrónicos han ido incrementando cada vez más su sensibilidad ante posibles errores debidos a la radiación. Este hecho hace que sea necesario poner un mayor énfasis en el diseño de sistemas robustos a la radiación, ya que la influencia de ésta puede resultar crítica. En numerosas aplicaciones, tales como la electrónica necesaria en sistemas espaciales o nucleares, los circuitos pueden resultar expuestos a partículas ionizantes de altos niveles de energía capaces de generar eventos singulares (Single Event Effects, SEE). Uno de los efectos nocivos más comúnmente conocidos son los errores de Eventos Singulares Transitorios (Single Event Transients, SET), cuya influencia es cada vez mayor en 130 Capítulo 4– AFTU: Herramienta de análisis de circuitos bajo radiación APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN los circuitos analógicos y mixtos con la evolución actual de las tecnologías. En entornos de alta radiación, los iones pesados pueden interactuar con los componentes analógicos y generar cambios transitorios de tensión significativos que produzcan un error en los sistemas, bien de forma directa o propagándose a otras partes del circuito. A lo largo de este capítulo, se presenta y describe una herramienta software de análisis de vulnerabilidades (AFTU) para su uso en el diseño robusto de sistemas microelectrónicos para aplicaciones sometidas a entornos de radiación. Se comienza con una introducción a la problemática del diseño microelectrónico en dichos entornos, reseñando los principales efectos a tener en cuenta y su influencia en circuitos tanto digitales como analógicos. A continuación, se describe la herramienta software incluyendo su fundamento teórico, así como la cadena de aplicaciones que la compone. Posteriormente, se detallan los distintos elementos necesarios, estructura de los ficheros, aplicaciones empleadas y opciones disponibles, culminando con un ejemplo sencillo para ilustrar el proceso completo de análisis de cara al usuario. Finalmente, se incluyen varios casos de uso de AFTU para determinar las vulnerabilidades ante radiación en circuitos reales tanto analógicos como de señal mixta. Capítulo 4– AFTU: Herramienta de análisis de circuitos bajo radiación 131 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN 4.1 Introducción. En la actualidad, el estudio de los efectos de la radiación sobre circuitos mixtos en entornos aeroespaciales es una preocupación de gran calado para los diseñadores. Desde este punto de vista, la influencia de los impactos de partículas de alta energía en el comportamiento de los sistemas electrónicos se vuelve crucial a medida que las tecnologías evolucionan. Las frecuencias de trabajo cada vez más elevadas y dimensiones de los transistores más y más pequeñas hacen que la influencia de los Efectos de Eventos Singulares (SEE) sea cada vez más crítica tanto en los circuitos digitales como analógicos: 1. Circuitos digitales. Conforme se incrementan las frecuencias de funcionamiento de los sistemas, la sensibilidad ante Eventos Singulares Transitorios (SET) de los registros de la parte digital también crece. En este sentido, un pulso transitorio generado a la entrada de un camino combinacional puede propagarse, incrementando su anchura y provocando un cambio de valor no deseado en el registro al final de dicho camino combinacional. Como consecuencia de este efecto, pueden producirse en los registros efectos de Single Event Upset (SEU) o incluso afectar a múltiples bits (MBU) [Ben06]. Este efecto ha sido también recientemente objeto de estudio en las tecnologías digitales, y ha sido denominado Ensanchamiento de Pulso Inducido por Propagación (PIPB) [Nar07][Ben07]. 2. Circuitos analógicos. Las secciones analógicas se ven afectadas por perturbaciones transitorias de las tensiones generadas a consecuencia de pares electron-hueco provocados por impactos de partículas de alta energía. Y lo que es más importante, estos SET son fuertemente dependientes de la configuración eléctrica de los dispositivos, pudiendo afectar muy seriamente al rendimiento e incluso a la funcionalidad de los circuitos. Es por ello por lo que el estudio de estos impactos y su influencia en circuitos analógicos ha adquirido en los últimos años una enorme relevancia, ya que un análisis de las posibles vulnerabilidades puede proporcionar información clave para el diseño de sistemas robustos contra la radiación. La utilización de herramientas de modelado y simulación como TCAD [Mog10] [PalF12] permite extraer información de forma exhaustiva y precisa de los efectos en el propio layout de los diseños analizando su respuesta a nivel físico. Sin embargo, abordar el análisis de circuitos analógicos de gran complejidad es todo un desafío -especialmente conforme el número de transistores aumentallevándonos a costes computacionales prácticamente inasumibles. Desde este punto de vista, es fácil comprender que la necesidad de un método que permita realizar un diagnóstico rápido de las vulnerabilidades de los circuitos en etapas de diseño tempranas se haya convertido en un tema de gran interés para la comunidad científica. 132 Capítulo 4– AFTU: Herramienta de análisis de circuitos bajo radiación APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Como respuesta a esta demanda, en esta Tesis se ha desarrollado una nueva herramienta software basada en simulaciones Spectre denominada AFTU (Analog Fault Tolerant University of Seville Debugging System) que permite un método de análisis sistemático de vulnerabilidades. Continuando el sendero comenzado en el terreno digital mediante el desarrollo de FT-UNSHADES [Agu07] –en colaboración con la Agencia Espacial Europea (ESA)-, se ha desarrollado una herramienta de inyección de fallos para el análisis de SEE en circuitos analógicos y mixtos. El funcionamiento a grandes rasgos de dicha herramienta es el siguiente: i. Partiendo de la netlist del circuito, se crea una versión modificada a la que se añaden modelos de inyección carga basados en la literatura [Mes82] para la emulación de impactos. ii. Se definen una serie de ficheros que permiten configurar la campaña de test por parte del usuario. iii. El análisis permite -siguiendo unas heurísticas aplicadasdeterminar los nodos críticos del circuito bajo test, clasificando automáticamente los resultados obtenidos. De esta manera, es posible obtener una estimación de forma rápida de la sensibilidad de circuitos complejos, con un elevado número de transistores, de forma previa a su fabricación. El desarrollo de AFTU se ha llevado a cabo dentro de una extensión del proyecto FT-UNSHADES2, financiado por la ESA. En dicho proyecto, el Grupo de Ingeniería Electrónica (GIE) se encuentra desarrollando una herramienta hardware de inyección de fallos para el análisis de efectos de radiación en diseños digitales integrados para su implementación mediante FPGA o ASIC. La génesis de dicha colaboración está en el proyecto “Radiation Tolerant Analogue/Mixed Signal Technology Survey and Test Vehicle Design", también dentro de las actividades auspiciadas por la ESA. En dicha colaboración, se inició un trabajo de investigación para analizar los efectos de la radiación en circuitos analógicos mediante el diseño de una serie de vehículos de test para le detección de fallos producidos por SET. Tras un estudio del estado del arte, se llegó al escenario descrito en párrafos anteriores, quedando clara la necesidad de disponer de algún método de análisis automático de la influencia de los impactos de partículas de alta energía sobre circuitos analógicos. En el ámbito de dichas actividades, se comenzó el desarrollo de una versión preliminar de la herramienta presentada en esta Tesis con el objetivo de poder realizar un análisis automatizado del efecto de la radiación en circuitos microelectrónicos. Capítulo 4– AFTU: Herramienta de análisis de circuitos bajo radiación 133 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Ante el creciente interés de esta línea de investigación en el ámbito de los diseños aeroespaciales, se comenzó una nueva actividad dentro del proyecto FTUNSHADES2 para el desarrollo de AFTU. Esta actividad ha sido dirigida esencialmente a la investigación de la inyección de fallos y análisis de SET en circuitos analógicos, con vistas a obtener una estimación de la sensibilidad a radiación. El objetivo final es disponer de una herramienta que sirva como apoyo al diseñador de circuitos analógicos y mixtos, permitiendo un análisis eficaz de sus vulnerabilidades a nivel de transistor. A continuación, se presenta la estructura general de la herramienta, incluyendo su fundamento teórico y una visión general de su funcionamiento. Dado que el trabajo desarrollado está realizado bajo acuerdo con la ESA, no se incluyen en esta versión de acceso abierto los detalles de su desarrollo. Más información sobre AFTU puede encontrarse en el artículo [Mar14]. 4.2 AFTU: herramienta de análisis bajo radiación El software AFTU es una herramienta para el análisis de la sensibilidad a SEE en circuitos analógicos y mixtos. Para realizar esta tarea, la herramienta toma como punto de partida una descripción de los circuitos bajo test en forma de netlist de Spectre. Sobre ella, se realiza una emulación de las condiciones de radiación mediante la adición de una serie de fuentes de inyección de carga configurables, dando lugar a una nueva netlist “instrumentalizada” funcionalmente idéntica. En cuanto al modelado de los impactos, la generación de SET ocasionados por el impacto de partículas de alta energía está basada en modelos de carga inducida sobre circuitos a nivel de transistor, como se ilustra en la figura siguiente: M7 IB Vin- Vout Vcp V cn Vin+ M1 M2 M3 M4 M5 M6 M8 M9 Irad Irad Irad Figura 4.1 – Circuito con fuentes añadidas para simulación y pulso generado por fuentes con modelo de doble exponencial 134 Capítulo 4– AFTU: Herramienta de análisis de circuitos bajo radiación APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Los modelos de dichos impactos, implementados primero en lenguaje AHDL y posteriormente en VerilogA, están basados en fuentes de corriente con una dinámica de doble exponencial [Mes82], como se muestra en la ecuación siguiente: [4.1] Donde  r es el tiempo de subida relacionado con la dinámica de la traza de plasma,  d es el tiempo de bajada asociado a la deriva de carga y difusión en el transistor, y Qc es la cantidad de carga neta inyectada. El usuario puede definir todos los parámetros necesarios para realizar una campaña de test mediante diversos ficheros de configuración. Estos ficheros también permiten seleccionar una heurística concreta que implemente el análisis de resultados para determinar la sensibilidad ante SET. Como resultado, AFTU generará un fichero de salida ejecutable basado en scripts de OCEAN [Oce11]. Empleando dicho fichero, los impactos de partículas ionizantes pueden ser simulados en Spectre para distintos valores de intensidad de carga, en cualquier nodo del circuito y tiempo de impacto considerado por el usuario. Mediante la ejecución de este fichero, se obtendrá como resultado toda la información estadística sobre los impactos, proporcionando un estudio de la vulnerabilidad del circuito objetivo. De esta manera, todo el análisis se realiza de manera transparente al usuario, aportando como resultado una información que puede resultar crucial para el diseño de sistemas robustos a radiación. 4.2.1 Descripción de AFTU 4.2.1.1 Visión general Como se ha comentado anteriormente, AFTU es una herramienta software para el análisis automatizado de la respuesta de circuitos analógicos ante impactos de partículas de alta energía. En este apartado, se describirá con más detalle la implementación de dicha herramienta y su funcionamiento, así como algunos ejemplos de análisis de vulnerabilidad realizados en circuitos reales. En primer lugar, AFTU toma la netlist en Spectre del esquemático de simulación transitoria utilizado por el diseñador para validar su circuito, y genera automáticamente una nueva netlist “ ” netlist.instrumentalized) a la que añade los modelos de inyección de carga que emulan un posible impacto. Mediante esta nueva netlist, idéntica funcionalmente a la original, el usuario puede emular la influencia de la radiación sobre el circuito a nivel de transistor, evaluando el comportamiento del mismo y su vulnerabilidad ante los SET generados. Capítulo 4– AFTU: Herramienta de análisis de circuitos bajo radiación 135 APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN Para definir la campaña de test, el usuario dispondrá de una lista de posibles nodos del circuito donde simular el impacto (netlist.sources), así como donde observar la influencia de los mismos (netlist.nodes). Con la ayuda de ellos, se define la campaña de test mediante una serie de ficheros de configuración: config, watch e inject. Entre los parámetros que pueden elegirse por parte del usuario, destacan los siguientes: ● Dispositivos en los que un impacto en cualquier transistor del diseño pueda ser emulado. El usuario podrá considerar todos los dispositivos del circuito para un examen exhaustivo o centrar la campaña en una parte específica del circuito a testear. ● La cantidad de carga total inyectada en el impacto para cada nodo donde se quiera emular su efecto. ● El tiempo o tiempos en que se consideran los impactos. Para un mismo transistor, distintos tiempos de impacto permiten evaluar el comportamiento del circuito analógico en distintas regiones de funcionamiento, permitiendo una mejor caracterización de los efectos producidos. ● Nodos del circuito en los que los efectos de un posible SET deberían ser analizados y reportados (a través del fichero de salida final). No sólo pueden emplearse señales simples en el análisis, sino también señales diferenciales o expresiones matemáticas y algebraicas. ● Parámetros asociados a las heurísticas de análisis empleadas, tales como valores umbrales, tiempos de simulación, definición del rango permitido de una señal, etcétera. ● Información de la tecnología empleada. Hasta el momento, pueden utilizarse tres tecnologías diferentes para el análisis de circuitos de forma transparente al usuario (130 nm CMOS de ST Microeelctronics, 180 nm CMOS de UMC, 250 nm SiGe BiCMOS de IHP). A partir de este punto, el usuario ya ha fijado todos los parámetros necesarios y criterios requeridos para el estudio del circuito bajo radiación, con lo que AFTU genera un fichero basado en scripts de OCEAN (aftu.lisp) que permite lanzar la campaña de test y realizar el análisis y clasificación de los resultados. 136 Capítulo 4– AFTU: Herramienta de análisis de circuitos bajo radiación APORTACIONES AL DISEÑO DE ADCS EN TECNOLOGÍAS NANOMÉTRICAS Y PARA ENTORNOS DE ALTA RADIACIÓN 4.3 Conclusiones En este capítulo se ha presentado la herramienta desarrollada para análisis de vulnerabilidades ante SEE en circuitos analógicos y mixtos, describiendo su estructura, aplicaciones y funcionalidad. AFTU resulta de gran utilidad para el diseño robusto ante radiación, permitiendo la emulación de impactos de partículas de alta energía empleando modelos de inyección de corriente. Partiendo de un test-bench aportado por el diseñador, la herramienta permite evaluar la influencia de SET inyectados en cualquier transistor del circuito. El usuario puede configurar, mediante una serie de ficheros de entrada (config, inject, watch), todos los parámetros de interés, tales como la carga inyectada, transistores donde emular el impacto, señales de interés, heurística empleada para la discriminación de resultados, etcétera. La herramienta permite ubicar automáticamente todas las fuentes de inyección de SET y activarlas a conveniencia del usuario, definiendo las campañas de test necesarias tanto para una simulación masiva como para un estudio más específico y detallado. Así mismo, se aportan una serie de ejemplos de uso en circuitos reales para la mejor comprensión del funcionamiento de AFTU y para mostrar la potencialidad de la misma como herramienta de diseño robusto ante radiación. En particular, se analizan tanto diseños puramente analógicos (opamp) como un latch digital en el que los SET pueden generar SEU, e incluso se emplea la herramienta para estudiar las prestaciones de un convertidor A/D de tipo SAR en condiciones de radiación. En todos los casos, se observa la gran utilidad de AFTU en la detección automática de vulnerabilidades en esquemas cuyo número de transistores haría inviable realizar el estudio manualmente. 4.4 Referencias [Agu07] Aguirre, M.A.; Tombs, J.N; Muñoz, F.; Baena, V.; Guzman, H.; Nápoles, J.; Torralba, A.; Fernández-León,A; Tortosa-López, F. and Merodio, D., "Selective protection analysis using a SEU emulator: testing protocol and case study over the LEON2 processor," IEEE Transactions on Nuclear Science, 54(4), pp.951,956, 19-21 Sept. 2007. [Ben06] J. M. Benedetto, P. H. Eaton, D. G. Mavis, M. Gadladge & T. Turflinger. “Digital Single Event Transient Trends with Technology Node Scaling”. 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