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Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Trabajo Fin de Máster Control en FPGA de un convertidor reductor en Trabajo Fin de Máster Control en FPGA de un convertidor reductor en Trabajo Fin de Máster Control en FPGA de un convertidor reductor en Trabajo Fin de Máster Control en FPGA de un convertidor reductor en Trabajo Fin de Máster Control en FPGA de un convertidor reductor en Trabajo Fin de Máster Control en FPGA de un convertidor reductor en José Manuel Iguaz Navarro Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro José Ignacio Artigas Luis Ángel Barragán Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro José Ignacio Artigas Luis Ángel Barragán Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro José Ignacio Artigas Luis Ángel Barragán Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro José Ignacio Artigas Luis Ángel Barragán Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro José Ignacio Artigas Luis Ángel Barragán Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro José Ignacio Artigas Luis Ángel Barragán Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Director/es José Ignacio Artigas Luis Ángel Barragán Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Director/es José Ignacio Artigas Luis Ángel Barragán Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Director/es José Ignacio Artigas Luis Ángel Barragán Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico Autor José Manuel Iguaz Navarro Director/es José Ignacio Artigas Luis Ángel Barragán EINA Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico Autor José Manuel Iguaz Navarro Director/es José Ignacio Artigas Luis Ángel Barragán EINA 2013 Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico Autor José Manuel Iguaz Navarro Director/es José Ignacio Artigas Luis Ángel Barragán EINA 2013 Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico Autor José Manuel Iguaz Navarro Director/es José Ignacio Artigas Luis Ángel Barragán EINA 2013 Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico Autor José Manuel Iguaz Navarro Director/es José Ignacio Artigas Luis Ángel Barragán EINA 2013 Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico Autor José Manuel Iguaz Navarro Director/es José Ignacio Artigas Luis Ángel Barragán EINA 2013 Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico Autor José Manuel Iguaz Navarro Director/es José Ignacio Artigas Luis Ángel Barragán EINA Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Director/es José Ignacio Artigas Luis Ángel Barragán Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Director/es José Ignacio Artigas Luis Ángel Barragán Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Director/es José Ignacio Artigas Luis Ángel Barragán Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro José Ignacio Artigas Luis Ángel Barragán Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro José Ignacio Artigas Luis Ángel Barragán Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro José Ignacio Artigas Luis Ángel Barragán Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro José Ignacio Artigas Luis Ángel Barragán Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro José Ignacio Artigas Luis Ángel Barragán Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro José Ignacio Artigas Luis Ángel Barragán Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Trabajo Fin de Máster Control en FPGA de un convertidor reductor en modo corriente de pico José Manuel Iguaz Navarro Trabajo Fin de Máster Control en FPGA de un convertidor reductor en José Manuel Iguaz Navarro Trabajo Fin de Máster Control en FPGA de un convertidor reductor en Trabajo Fin de Máster Control en FPGA de un convertidor reductor en Trabajo Fin de Máster Control en FPGA de un convertidor reductor en Trabajo Fin de Máster Control en FPGA de un convertidor reductor en Trabajo Fin de Máster Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Control en FPGA de un convertidor reductor en Trabajo fin de máster Máster en ingeniería electrónica Lista de símbolos y acrónimos 1 Lista de símbolos y acrónimos (iL)Av: Corriente media por la bobina del convertidor. (iL)max: Corriente máxima por la bobina del convertidor. (iL)min: Corriente mínima por la bobina del convertidor. (VO)max: Tensión máxima a la salida del convertidor. (VO)min: Tensión mínima a la salida del convertidor. A/D: Analógico Digital. ACC: Acumulador de la celda de multiplicación y acumulación del regulador. BCD: Binary Coded Decimal. C: Condensador del filtro de salida del convertidor. C1: Condensador del primer filtro paso bajo a la salida del control. C2: Condensador del segundo filtro paso bajo a la salida del control. CH1: Canal 1 del osciloscopio usado para realizar las medidas experimentales. CH2: Canal 2 del osciloscopio usado para realizar las medidas experimentales. D/A: Digital Analógico. D: Ciclo de servicio. EINA: Escuela de Ingeniería y Arquitectura. EMC: Electromagnetic Compatibility. ESR: Equivalent Serial Resistance. fc: frecuencia de cruce del sistema a controlar. FM: Ganancia del modulador. Fmax: Fase máxima aportada por el regulador. FPGA: Field Programmable Gate Array. fsw: Frecuencia de conmutación del convertidor. Gi: Función de transferencia de corriente del convertidor. iL: Corriente en la bobina L. Control en FPGA de un convertidor reductor en modo corriente de pico 2 Lista de símbolos y acrónimos iO: Corriente a la salida del convertidor. IREF: Corriente de referencia del control. K: Constante del regulador tipo II-b. L: Bobina del filtro de salida del convertidor. MAC: Multiplicación y acumulación. Matlab: Matrix laboratory. me: Pendiente de la rampa de compensación. MF: Margen de fase del sistema en lazo cerrado. moff: Pendiente de la corriente en el estado off del transistor. mon: Pendiente de la corriente en el estado on del transistor. MOSFET: Metal Oxide-Semiconductor Field-Effect Transistor. PAF: Proporcional en Avance de Fase. PCB: Printed Circuit Board. PDcond: Pérdidas del diodo de libre circulación del convertidor en conducción. PDsw: Pérdidas del diodo de libre circulación del convertidor en conmutación. PMOD: Peripheral Module. PRF: Proporcional en Retraso de Fase. PTcond: Pérdidas del transistor MOSFET del convertidor en conducción. PTsw: Pérdidas del transistor MOSFET del convertidor en conmutación. PWM: Pulse Width Modulation. Q: Designación para el transistor del convertidor. q: Número de bits de la parte decimal de una señal tipo signed. R: Regulador tipo II-b. R1: Resistencia del primer filtro paso bajo a la salida del control.. R1: Resistencia del segundo filtro paso bajo a la salida del control. RC: Resistencia interna serie del condensador (ESR). RDS(on): Resistencia en conducción del transistor MOSFET del convertidor. Trabajo fin de máster Máster en ingeniería electrónica Lista de símbolos y acrónimos 3 Ri: Ganancia de la medida de corriente. RL: Resistencia de la carga del convertidor. s: variable continua del campo transformado de Laplace. SMD: Surface Mounted Device. TA: Temperatura ambiente del sistema. TA: Temperatura ambiente. tadc: tiempo requerido por el conversor A/D para la conversión de datos. TCLK: Periodo del reloj interno de la FPGA. tGc: tiempo requerido por el regulador para realizar sus operaciones. Tsw: Periodo de conmutación del convertidor. VC: Tensión en el condensador C. VD: Tensión en conducción del diodo de libre circulación del convertidor. VHDL: VHSIC Hardware Description Language. Vi: Tensión a la entrada del convertidor. VL: Tensión en la bobina L. VO: Tensión a la salida del convertidor. VREF: Tensión de referencia del control. Vsat: Tensión de saturación del transistor MOSFET del convertidor. w: Número total de bits de una señal tipo signed. wp: Frecuencia angular del polo del regulador tipo II-b. wz: Frecuencia angular del cero del regulador tipo II-b. z: variable del campo transformado en tiempo discreto. ZO: Impedancia equivalente a la salida del convertidor. θJAD: Impedancia térmica unión ambiente del diodo de libre circulación del convertidor. θJAT: Impedancia térmica unión ambiente del transistor MOSFET del convertidor. iO: Rizado de corriente en la bobina del convertidor. vO: Rizado de tensión a la salida del convertidor. Control en FPGA de un convertidor reductor en modo corriente de pico 4 Lista de símbolos y acrónimos Trabajo fin de máster Máster en ingeniería electrónica Contenido 5 Contenido 1 Introducción ......................................................................................................................... 7 1.1 Objetivo del trabajo ...................................................................................................... 7 1.2 Estado del arte .............................................................................................................. 7 1.3 Descripción general del sistema desarrollado .............................................................. 9 2 Diseño del control .............................................................................................................. 11 2.1 Modelado del convertidor .......................................................................................... 11 2.2 Control por corriente de pico ..................................................................................... 12 2.3 Modelado del control ................................................................................................. 13 2.3.1 Lazo de corriente ................................................................................................ 13 2.3.2 Lazo de tensión ................................................................................................... 14 2.4 Ajuste del regulador mediante Matlab ....................................................................... 15 2.5 Implementación en Matlab/Simulink ......................................................................... 16 2.5.1 Modelo continuo ................................................................................................ 16 2.5.2 Modelo discreto .................................................................................................. 19 3 Implementación en FPGA ................................................................................................... 25 3.1 Modelo del hardware no sintetizable en VHDL .......................................................... 25 3.2 Diseño del control digital en VHDL ............................................................................. 26 3.2.1 Control ADC ........................................................................................................ 27 3.2.2 Regulador tipo II-b .............................................................................................. 28 3.2.3 Rampa digital de compensación ......................................................................... 29 3.2.4 Conversor DA sigma-delta de segundo orden .................................................... 29 3.2.5 Biestable RS ........................................................................................................ 30 3.2.6 Arranque del convertidor suave (Soft start) ....................................................... 30 3.3 Resultados simulación en Modelsim .......................................................................... 30 4 Resultados experimentales ................................................................................................ 33 5 Conclusiones y trabajo fututo ............................................................................................ 37 Anexos ........................................................................................................................................ 39 1. Diseño del convertidor ................................................................................................... 39 2. Modelado del convertidor .............................................................................................. 43 3. Funcionamiento del control ........................................................................................... 47 4. Modelado del control ..................................................................................................... 53 5. Simulación del control en Matlab/Simulink ................................................................... 57 Control en FPGA de un convertidor reductor en modo corriente de pico 6 Contenido 6. Discretización del modelo del buck y del filtro pasivo ................................................... 69 7. Código VHDL del control y del hardware del buck ......................................................... 71 8. Diseño de la PCB del convertidor ................................................................................... 87 Bibliografía .................................................................................................................................. 95 Trabajo fin de máster Máster en ingeniería electrónica Introducción 7 1 Introducción 1.1 Objetivo del trabajo El control en modo corriente de pico de convertidores continua-continua implementa dos lazos, uno interno de corriente y otro externo de tensión. Es uno de los más utilizados en las fuentes de alimentación conmutadas ya que limita la corriente de forma inherente y mejora la regulación respecto al control en modo tensión. La mayor parte de los controles en modo corriente de pico se implementan analógicamente. El objetivo del presente trabajo es realizar un control digital de un convertidor reductor en modo corriente de pico. Este control incluye la técnica de control en modo tensión que ha sido visto en la asignatura "Control Digital de Etapas Electrónicas de Potencia" y complementa la formación recibida en el máster. El control digital se describirá en VHDL y se implementará en una FPGA. Deberá incluir una rampa de compensación para que el funcionamiento sea estable para ciclo de trabajo mayor o igual que 0.5. El regulador digital elegido para el lazo externo de tensión será de tipo II. Su función de transferencia presenta un cero y dos polos, uno de los polos se posiciona en el origen para asegurar error de posición nulo. Uno de los retos en la implementación de un control digital en modo corriente de pico es la comparación entre la rampa de compensación y la corriente por el inductor. Esta corriente cambia desde un valor mínimo hasta su valor máximo cada ciclo de conmutación. Una implementación digital de la comparación entre la rampa de compensación y la corriente, requeriría muestrear la corriente con un conversor A/D de gran ancho de banda. Por consiguiente, en este trabajo se analizarán alternativas que sean válidas para su implementación en FPGA. Una vez diseñado e implementado el control, se elegirán los componentes del convertidor reductor y se diseñará una placa de circuito impreso para su implementación. Por último, se realizarán medidas experimentales y se compararán con las simulaciones obtenidas. 1.2 Estado del arte Los convertidores continua-continua son sistemas variantes en el tiempo y su comportamiento es no lineal. Para poder realizar el diseño de controles lineales, modelos promediados de dichos convertidores han sido desarrollados en [1], pp. 187-213, mediante los que se ha obtenido un modelo lineal, a partir de la determinación de su función de transferencia en pequeña señal. Para ello la pequeña señal es considerada sobre el valor promedio de las variables en un periodo de conmutación. A la hora de realizar un control sobre un convertidor de potencia, es necesario saber si la corriente se va a anular en algún momento o no. Con esta premisa, se tienen modelos promediados para modo de conducción continuo (CCM) y para modo de conducción discontinuo (DCM). En ambos modos el ciclo de servicio es la acción de entrada al modelo del Control en FPGA de un convertidor reductor en modo corriente de pico 14 Diseño del control Y el parámetro n es: (5) Siendo mon la pendiente de la corriente cuando el transistor esta en on. Con la relación definida anteriormente en este apartado y la función de transferencia del convertidor definida en el apartado 2.1, se ha elaborado el diagrama de bloques de lazo de corriente (Figura 6). L iˆ LREF ii ˆˆ − REF iˆ d ˆ o v ˆ i v ˆ L iˆ nTDv LD swo ·)·1·( ··2 − nDv D o)·1( 2 − Figura 6 Diagrama de bloques control de corriente y función de transferencia del buck. 2.3.2 Lazo de tensión El siguiente paso es incluir el lazo de control de tensión. Para ello, se ha determinado vo (6) a partir de la impedancia equivalente del condensador y la carga (ZO) y la corriente por la inductancia. (6) Se desea obtener un error de posición nulo de tensión y un margen de fase (MF) mínimo de 60 grados a la frecuencia de cruce del sistema (fc). Como se explica en [14], el regulador a incluir es de tipo II-b y su expresión viene dada por: (7) Mediante la constante K del regulador, se ha ajustado fc una década por debajo de fsw. Al incluir un integrador para anular el error de posición, se añade una fase de menos 90 grados a lo largo de todo el rango de frecuencias, pudiendo inestabilizar el sistema. Para obtener el margen de fase deseado y asegurar la estabilidad del sistema, se ha diseñado un PAF-PRF con el cero (wz) y el polo (wp) que forman el regulador tipo II-b respectivamente. Trabajo fin de máster Máster en ingeniería electrónica Diseño del control 15 La Figura 7 muestra el diagrama de bloques que modela el comportamiento y el control por corriente de pico del convertidor buck. REF i ˆ L iˆ L iˆ o v ˆ o v ˆ REF V errorV LREF ii ˆˆ − d ˆ o v ˆ i v ˆ nTDv LD swo ·)·1·( ··2 − nDv D o )·1( 2 − Figura 7 Diagrama de bloques del control modo pico corriente completo. El ajuste del regulador se ha realizado mediante la herramienta Sisotool de Matlab en el siguiente punto, donde se han desestimado las posibles perturbaciones en Vi, ya que esta se ha obtenido de una fuente de alimentación comercial. También se han despreciado posibles perturbaciones en vo, ya que su rizado es despreciable frente a su valor medio, tal y como se ha determinado en el anexo 1. 2.4 Ajuste del regulador mediante Matlab Para determinar el regulador, se ha analizado el comportamiento del sistema en lazo cerrado en términos de la función de transferencia en lazo abierto del sistema. Dicha ganancia de lazo, se ha definido como el producto de las funciones de transferencia que se disponen en cascada (excluyendo signo -). Partiendo del diagrama de la Figura 7, en Matlab se ha definido la ganancia del modulador: (8) A partir de esta y la función de transferencia del convertidor buck (Gi), se ha definido la función de transferencia del lazo de corriente, considerando la ganancia de la medida de la misma (Ri): (9) Con esta función, se ha definido la ganancia de lazo sin regulador: (10) Esta ganancia representa el comportamiento del sistema en lazo abierto, que comparada con la ganancia de lazo cerrado, servirá para ver la aportación del regulador al sistema. Control en FPGA de un convertidor reductor en modo corriente de pico 16 Diseño del control La ganancia de lazo cerrado se ha definido como: (11) El regulador diseñado con Sisotool resulta: (12) La Figura 8 muestra el diagrama de bode resultante del sistema en lazo abierto y lazo cerrado. En lazo cerrado se ha obtenido un margen de fase de 100o en fc, asegurando la estabilidad del sistema. Figura 8 Diagrama de Bode del sistema en lazo abierto y en lazo cerrado. 2.5 Implementación en Matlab/Simulink 2.5.1 Modelo continuo La Figura 9 muestra en control en modo continuo, modelado en la herramienta Simulink de Matlab. Figura 9 Diagrama de bloques modelo continuo (buck y control) en Simulink. Trabajo fin de máster Máster en ingeniería electrónica Diseño del control 17 La Figura 10 muestra el resultado de la simulación de la respuesta del sistema controlado, ante una referencia de tensión en rampa 2.5 voltios de amplitud. Figura 10 Respuesta del control de corriente ante referencia de tensión en rampa. El sistema tiene una buena respuesta, siendo su error de posición nulo en régimen permanente. Dado el buen funcionamiento del regulador, se ha modelado el convertidor buck con bloques de la herramienta SimPowerSystems de Simulink y su correspondiente control en modo continuo. En la Figura 11 se observa la etapa de electrónica de potencia, a la que se le ha incluido un interruptor (Breaker) y una resistencia del mismo valor que la de carga, en paralelo con la misma, con el fin de imponer cambios de carga y ver la estabilidad que el regulador proporciona al control. En la parte de control, al igual que en la Figura 9, se ha limitando la pendiente de subida de la tensión de referencia, evitando de este modo sobre oscilaciones indeseadas en el inicio del control. Figura 11 Convertidor buck en bloques de SimpowerSystems y control continuo en Simulink Control en FPGA de un convertidor reductor en modo corriente de pico 18 Diseño del control El detalle del control de la Figura 11 se muestra a continuación: Figura 12 Control por corriente de pico continuo detallado en Simulink. Figura 13 Regulador continuo detallado y compensación en Simulink. Analizando el resultado de la simulación de la Figura 14, se observa que en t=0.01 segundos se ha realizado un arranque suave del convertidor, alcanzando la tensión de salida deseada en t=0.04 segundos. En t=0.05 segundos se ha realizado un cambio de carga a la mitad de su valor, ante el cual el control se comporta de manera adecuada, estableciendo la corriente sin apenas sobre oscilación y manteniendo la tensión de salida constante. Figura 14 IL y Vo ante cambio a mitad de carga con control continuo. La corriente antes del cambio de carga tiene un valor medio de 0.5 amperios, siendo su rizado de 0.2 amperios. Al darse el cambio de carga, existe una leve sobre oscilación de 0.2 amperios sobre el valor medio en régimen permanente, el cual asciende a 1 amperio con el mismo rizado. Trabajo fin de máster Máster en ingeniería electrónica Diseño del control 19 La tensión en el cambio desciende hasta un mínimo de 2.45 voltios, adquiriendo la tensión de referencia en aproximadamente 200 µs. Figura 15 Evolución de la tensión ante un cambio de carga a mitad de su valor. 2.5.2 Modelo discreto La Figura 16 muestra el convertidor y el control discreto del mismo. Figura 16 Convertidor buck en bloques de SimpowerSystems y control discreto en Simulink. A la salida del control se ha incluido un filtro paso bajo, para reconstruir la señal digital de la corriente de referencia compensada. Para modelar el filtro, se han definido las frecuencias de corte de los dos filtros paso bajo de primer orden que lo forman. Ambas frecuencias se han ajustado por simulación en 750 kHz. Control en FPGA de un convertidor reductor en modo corriente de pico 20 Diseño del control El regulador se ha discretizado mediante el método de transformación bilineal (13), usando la función c2d de Matlab. (13) Los coeficientes del mismo son:   Dentro del bloque de control discreto (Figura 17), el regulador se ha muestreado cada Tsw, dado el pequeño rizado de tensión a la salida. A la referencia establecida por el regulador, se le ha restado una rampa digital de compensación, obteniendo la referencia digital de corriente compensada. La conversión digital analógica, se ha llevado a cabo mediante un conversor DA sigma delta ( ) de segundo orden, razón por la cual el filtro paso bajo es de segundo orden. Figura 17 Modelo detallado del control discreto del convertidor. Una problemática que ha surgido a raíz de la inclusión del en el control, es que las amplitudes de corriente en el arranque son demasiado pequeñas. Por esta razón, se ha implementado un arranque suave del convertidor mediante una modulación PWM, con un incremento progresivo del ciclo de servicio. A partir de un valor de tensión a la salida, donde la corriente adquiere una amplitud aceptable para el conversor, se ha desactivado el control PWM y se ha activado el de corriente de pico. De esta manera se ha realizado un cambio automático de control de manera similar a la desarrollada en [9]. Trabajo fin de máster Máster en ingeniería electrónica Diseño del control 21 Otro aspecto a resaltar por la inclusión del y su posterior filtrado, es la limitación del ciclo de servicio, para dar tiempo a que la señal sea reconstruida por completo. La limitación se ha realizado recortando el valor de la amplitud de la rampa de compensación, ya que al compararse con la corriente medida, reseta el biestable que impone el ciclo de servicio en cada periodo de conmutación. Para un correcto funcionamiento del conversor se ha limitado el ciclo de servicio entre 0.2 y 0.8, es decir, se ha recortado la rampa entre un 20% y un 80% de su amplitud. El citado conversor se ha modelado según [15] y su implementación en Simulink es: Figura 18 Modelo del conversor DA sigma-delta de segundo orden en Simulink. La entrada al conversor se ha pasado de su valor real a entero de la siguiente manera: (14) Siendo n el numero de bits del dato a convertir (9 bits) y VFS la tensión de fondo de escala del conversor (3.3 voltios). Después se ha cuantizado el dato con un intervalo: (15) El dato se ha limitado entre 0 y (2n-1) y se ha convertido a binario dividiéndolo por DIV. El bit mas significativo (MSB) del dato se ha llevado a la salida, realimentando los bits menos significativos (LSBs) con valor entero, que a través de la función de transferencia de ruido del conversor (NTF) (16) se ha suministrado a la salida del cuantizador. (16) Siendo la frecuencia de muestreo de NTF igual a la máxima del reloj de la FPGA (fCLK=50MHz), en la salida se obtiene una señal digital de un bit a esa frecuencia, la cual contiene la información binaria del dato. Mediante un cambio de escala a VFS y un mantenedor de orden cero muestreado a fCLK, se ha reconstruido la señal y con el filtro paso bajo a la salida del control, se ha obtenido la referencia de corriente compensada a la frecuencia de conmutación. La Figura 19 muestra el comportamiento de las señales del conversor ante una referencia compensada de 0.7 voltios de amplitud. Arriba se observa la señal cuantizada y la rampa reconstruida y filtrada, en medio se aprecia el bit más significativo a la salida y abajo se ve el ruido realimentado. Control en FPGA de un convertidor reductor en modo corriente de pico 22 Diseño del control Figura 19 Señal cuantizada (I) vs salida filtrada (OF) (arriba), MSB (medio) y ruido realimentado (LSBs) (abajo). En la Figura 20 se observa el arranque suave el convertidor y al llegar la tensión de salida a 1.9 voltios, se impone el control por corriente. Actuando el control por corriente, en t=0.05 segundos se produce un cambio de carga a la mitad de su valor y en t=0.06 segundos se vuelve a establecer el valor de carga completo. Figura 20 IL y Vo ante cambios de carga con control discreto Figura 21 Detalle IL y Vo en el cambio de control. Trabajo fin de máster Máster en ingeniería electrónica Diseño del control 23 Analizando los cambios de carga en la Figura 22, se observa que al reducir la carga a la mitad de su valor, la corriente tiene un máximo de 1.19 amperios. Por el contrario, al establecer de nuevo la carga completa, la corriente tiene un mínimo en 0.25 amperios. El rizado de la corriente es de 0.2 amperios, independientemente de la carga impuesta. Figura 22 Detalle IL y Vo en los cambios de carga en el control de corriente. La tensión en el primer cambio desciende hasta 2.44 voltios, mientras que en el segundo cambio asciende hasta 2.57 voltios, alcanzando el valor de referencia en aproximadamente 200 µs en ambos cambios. Figura 23 Detalle VO en los cambios de carga. En el anexo 5 se han detallado la realización de los modelos y las simulaciones que se han presentado a lo largo de este apartado, con los archivos de inicialización necesarios para el correcto funcionamiento de los mismos. Control en FPGA de un convertidor reductor en modo corriente de pico 30 Implementación en FPGA 3.2.5 Biestable RS La salida del biestable RS (Q) se ha diseñado en función de sus señales de control. SET_BIESTABLE ha de activar dicha salida cada Tsw y se ha obtenido a partir del período calculado en el apartado 3.2. RST_BIESTABLE ha de desactivar la salida y procede de la comparación analógica de RAMPA_SD reconstruida (VC2) y la corriente medida en la bobina (Ri·IL). 3.2.6 Arranque del convertidor suave (Soft start) Para realizar el arranque del convertidor se ha incrementado el ciclo de servicio (d) en una unidad, cada periodo de conmutación. Dicho incremento se ha limitado al valor del ciclo de servicio nominal (D=0.5), el cual equivale a la mitad del valor máximo de CNT_TS, ya que su máximo corresponde a todo un período de conmutación (D=1). Cuando el dato proporcionado por el conversor supere el equivalente a 1.9 voltios, se implantará el control de corriente. 3.3 Resultados simulación en Modelsim El funcionamiento del control, se ha simulado sobre el test bench mediante la herramienta Modelsim. La Figura 28 muestra la simulación completa realizada. Figura 28 Simulación del control VHDL en Modelsim. Figura 29 Detalle del cambio de control y funcionamiento del control de corriente. Trabajo fin de máster Máster en ingeniería electrónica Implementación en FPGA 31 La Figura 29 muestra el detalle del cambio de control, donde la corriente adquiere un pico máximo de: (17) Su valor medio en régimen permanente: (18) Y el rizado de la misma es: (19) Por otra parte, la tensión adquiere un valor máximo en el cambio de 2.57 voltios, con un error de posición nulo en régimen permanente. La Figura 30 muestra la respuesta del control ante cambios en la carga del convertidor. Figura 30 Detalle del funcionamiento del control de corriente ante cambios de carga. Al reducir la carga a la mitad de su valor la corriente tiene un máximo de: (20) EL rizado de la misma es: (21) Y su valor medio en régimen permanente: (22) La tensión en este caso cae hasta un mínimo de 2.41 voltios y se recupera al valor establecido en la referencia en aproximadamente 200 µs. Control en FPGA de un convertidor reductor en modo corriente de pico 32 Implementación en FPGA Al establecer la carga en su valor inicial la corriente tiene un mínimo de: (23) La tensión en este caso asciende hasta un máximo de 2.6 voltios y se establece en el valor de la referencia en aproximadamente 200 µs. Trabajo fin de máster Máster en ingeniería electrónica Resultados experimentales 33 4 Resultados experimentales Para la comprobar el funcionamiento del control de manera experimental, la PCB se ha conectado a la placa Nexys2 a través de uno de sus conectores PMOD. Mediante el software de programación para FPGA ISE 10.1 de Xilinx, se han asignado las señales que intervienen en el control a los pines del citado conector. Figura 31 Montaje experimental del convertidor (arriba) y la tarjeta Nexys 2 (abajo). En la Figura 32 se observa el montaje realizado para la obtención de medidas experimentales mediante el osciloscopio y la tensión de salida en el visualizador BCD 7 segmentos de la tarjeta Nexys 2. Figura 32 Montaje para la obtención de medidas experimentales. Para obtener los resultados experimentales se ha usado un osciloscopio Yokowawa modelo DL1520, con el que medir las señales. Para obtener la tensión de entrada continua con la que alimentar a la tarjeta diseñada, se ha trabajado con una fuente de alimentación Lenchermack. Control en FPGA de un convertidor reductor en modo corriente de pico 34 Resultados experimentales La Figura 33 muestra la captura de las formas de onda de la tensión a la salida (CH2) y la medida de la corriente (CH1) en el cambio de control. Figura 33 Captura de VO e Ri·IL en el cambio de control y el control de corriente. La corriente tiene un pico cuyo valor máximo es: (24) Su valor medio en régimen permanente es: (25) Y el rizado de la misma es: (26) La tensión a la que se produce el cambio es 1.9 voltios, su valor máximo es 2.58 voltios y en régimen permanente es 2.5 voltios. La Figura 34 muestra las mismas medidas en el momento de un cambio de carga a la mitad de su valor. Figura 34 Captura de VO e Ri·IL en el cambio de carga a la mitad de su valor. Trabajo fin de máster Máster en ingeniería electrónica Resultados experimentales 35 La corriente tiene un valor máximo de: (27) Su valor medio en régimen permanente es: (28) Y el rizado de la misma es: (29) La tensión carga decrece hasta 2.38 voltios, alcanzando de nuevo la tensión de referencia en aproximadamente 200 µs. La Figura 34 muestra el momento de un cambio de carga a la totalidad de su valor. Figura 35 Captura de VO e Ri·IL en el cambio de carga a la totalidad de su valor. La corriente tiene un valor mínimo de: (30) Su valor medio en régimen permanente es: (31) Y el rizado de la misma es: (32) La tensión aumenta hasta 2.62 voltios, alcanzando de nuevo la tensión de referencia en aproximadamente 200 µs. Control en FPGA de un convertidor reductor en modo corriente de pico 36 Resultados experimentales La Tabla 5 muestra la comparación entre los resultados obtenidos en Simulink, los obtenidos en Modelsim y las medidas experimentales, siendo prácticamente idénticos. Simulink Modelsim Medida experimental Cambio de control (i L ) max 1.34 A 1.35 A 1.32 A (V O ) max 2.55 V 2.57 V 2.58 V Control de corriente (i L ) Av 0.5 A 0.5 A 0.5A i L 0.2 A 0.2 A 0.2 A Cambio de carga RL    RL/2 (i L ) max 1.19 1.2 A 1.19 A (i L ) Av 1 A 1 A 0.95 A i L 0.2 A 0.2 A 0.2 A (V O ) min 2.45 V 2.41 V 2.38 V t recuperación 200 µs 200 µs 200 µs Cambio de carga RL/2    RL (i L ) min 0.25 A 0.3 A 0.3 A (V O ) max 2.57 V 2.6 V 2.62 V t recuperación 200 us 200 µs 200 µs Tabla 5 Comparativa de resultados de la simulación de Si mulinkm, Modelsim y las medidas experimentales. Trabajo fin de máster Máster en ingeniería electrónica Conclusiones y trabajo fututo 37 5 Conclusiones y trabajo fututo De los objetivos marcados al principio del presente trabajo, se han llevado a cabo todos y cada uno de ellos. En primer lugar se ha realizado una modelización matemática del convertidor y su control, con la que se ha diseñado un regulador a través de Matlab, cumpliendo una serie de especificaciones para que el sistema sea estable. Diseñado el regulador, se ha implementado el convertidor y el control de corriente con señales continuas, con la herramienta SimPowerSystems de Simulink, obteniendo resultados satisfactorios. Después se ha realizado un control discreto en la herramienta citada, de cara a la implementación en FPGA, donde se ha discretizado el regulador, se ha modelado el conversor digital y el filtro paso bajo, siendo los resultados muy similares a los del modelo continuo. Dado el correcto funcionamiento del control en simulación, se ha realizado el control en VHDL y se ha comprobado mediante la herramienta Modelsim que el funcionamiento del mismo es idéntico al implementado en Matlab. Siendo así, se ha programado la FPGA y se ha realizado el control sobre la PCB diseñada en este trabajo. Por último se han realizado medidas experimentales de las señales del control, obteniendo unos resultados prácticamente idénticos a los extraídos en las simulaciones. De cara a un futuro, la PCB diseñada se ha dejado en el departamento de electrónica y comunicaciones de la universidad de Zaragoza, por si se realizara otro tipo de control en el que sean necesarios los lazos de realimentación de tensión y corriente. También cabe la posibilidad de poder realizar el control de un buck síncrono. Otra posibilidad es la enseñanza del control por corriente de pico en la asignatura "Control Digital de Etapas Electrónicas de Potencia", impartida en el máster en ingeniería electrónica de la universidad de Zaragoza. Control en FPGA de un convertidor reductor en modo corriente de pico 38 Conclusiones y trabajo fututo Trabajo fin de máster Máster en ingeniería electrónica Anexos 39 Anexos 1. Diseño del convertidor La Figura 36 muestra el circuito típico de un convertidor buck con carga resistiva. En dicho circuito, se puede apreciar la consideración de la resistencia interna del condensador, de cara a la modelización del mismo. Figura 36 Convertidor buck con carga resistiva. Para realizar su diseño, al igual que en [18], se han partido de las siguientes especificaciones: Parámetro Símbolo Valor Tensión de entrada V i 5 V Tensión de salida, V O 2.5 V Corriente de salida I O 1 A Rizado de la tensión de salida V O < 50 mV Tensión de saturación del transistor V sat 0.11 V Resistencia en conducción del transistor R DS(on) 0.11Ω Impedancia térmica unión ambiente del transistor θ JA T 110 o C/W Tensión en conducción del diodo V D 0.5 V Impedancia térmica unión ambiente del diodo θ JA D 115 o C/W Frecuencia de conmutación f sw 100 kHz Temperatura ambiente T A 50 o C Tabla 6 Especificaciones de partida para el diseño del convertidor buck.  Ciclo de servicio Con los datos de partida lo primero que se ha determinado es el ciclo de servicio nominal en modo de conducción continua: (33)  Filtro de salida (L-C) Bobina (L) El valor de la bobina, se ha elegido para mantener la operación en modo continuo hasta un 10% de la corriente de salida nominal. Control en FPGA de un convertidor reductor en modo corriente de pico 46 Anexos Para extraer la función de transferencia se han pasado las ecuaciones del modelo de pequeña señal al campo transformado de Laplace. De este modo (61) y (62) quedan: (63) (64) Despejando de (64) resulta: (65) Sustituyendo (65) en (63) queda: (66) Desarrollando y agrupando términos, se obtiene la función de transferencia deseada: (67) Trabajo fin de máster Máster en ingeniería electrónica Anexos 47 3. Funcionamiento del control Como viene explicado en [1], pp. 439-489, el control por corriente de pico se basa en el esquema de la Figura 39. Figura 39 Diagrama del control modo corriente de pico. Dicho control está formado por:  Lazo externo de tensión: Este contiene un regulador con el que se controla la tensión de salida (VO) a una referencia dada (VREF), proporcionando una referencia para el lazo interno de corriente (IREF).  Lazo interno de corriente: En este se realiza la comparación entre la referencia de corriente y la corriente medida, siendo su salida activa cada vez que la corriente supere la de referencia.  Circuito de disparo: Formado por un biestable RS que se activa (S) con un pulso al principio de cada periodo de conmutación (Tsw), conmutando el transistor a on e incrementando de este modo la corriente por la bobina. Cuando dicha corriente supera la de referencia, la salida del comparador resetea (R) el biestable, pasando a off el transistor, lo cual origina un decremento en la corriente. Control en FPGA de un convertidor reductor en modo corriente de pico 48 Anexos Estando en conducción continua, la forma de onda de la corriente se asemeja a la mostrada en la Figura 40. Figura 40 Forma de onda de corriente por la bobina. Las expresiones que definen las pendientes de la corriente en ambos intervalos son: (68) (69) En el primer intervalo (ton) la corriente viene dada por la siguiente expresión: (70) En el segundo intervalo (toff) la corriente viene dada por la siguiente expresión: (71) Sustituyendo (70) en (71) resulta: (72) En situación de estado estacionario se da la siguiente igualdad: (73) Por consiguiente: (74) Rescribiendo la ecuación se obtiene: (75) Trabajo fin de máster Máster en ingeniería electrónica Anexos 49 Si se introduce una pequeña perturbación en la corriente IL(0): (76) La Figura 41 compara el efecto inicial de la perturbación y la forma de onda sin perturbar en estado estacionario. Figura 41 Efecto inicial al perturbar la corriente vs. Corriente en estado estacionario. Los valores de las perturbaciones îL(0) e îL(T) se han determinado analizando el intervalo comprendido entre (D+d)·T y D·T. La Figura 42 muestra el detalle de la Figura 41 en el intervalo citado. Figura 42 Detalle en el intervalo (D+d)·T y D·T Partiendo de la definición de pendiente de una recta entre dos puntos, se han determinado ambas perturbaciones: (77) (78) Al dividir (77) entre (78) y despejar îL(T) resulta: (79) Control en FPGA de un convertidor reductor en modo corriente de pico 50 Anexos Para el segundo periodo: (80) Para el enésimo periodo: (81) Analizando el módulo de la corriente  Estable (82)  Inestable De (82) se deduce que para un ciclo de servicio por debajo de 0.5, la perturbación desaparece con el paso de los periodos, asegurando la estabilidad del control. Por el contrario, para un ciclo de servicio igual o mayor a 0.5 la perturbación tiende a infinito, produciéndose inestabilidad en el control. Para mitigar este problema y poder variar el ciclo en todo su rango (0<D<1), hay que incluir una rampa de compensación de corriente. La Figura 43 muestra el control de la Figura 39 con la rampa de compensación añadida. Figura 43 Diagrama del control modo corriente de pico con rampa de compensación Trabajo fin de máster Máster en ingeniería electrónica Anexos 51 Figura 44 Forma de onda de corriente por la bobina con rampa de compensación. El transistor conmutará a off si: ( 83 ) Figura 45 Efecto inicial al perturbar la corriente vs. Corriente en estado estacionario Si del mismo modo que en la Figura 41 se introduce una pequeña perturbación en la corriente IL(0), el efecto inicial de la perturbación que se presenta se observa en la Figura 45. Realizando un estudio de la perturbación periodo por periodo análogo al comprendido entre la (77) y (82), las perturbaciones resultan: (84) Control en FPGA de un convertidor reductor en modo corriente de pico 52 Anexos (85) Para el primer periodo la corriente perturbada es: (86) Para el enésimo periodo: (87) Definiendo el parámetro alpha como: (88) Se deduce que: Estable (89) Inestable Valores que se suelen escoger de me son: (90) En este caso se ha escogido la primera de las opciones, siendo un punto de partida en las simulaciones del anexo 5. Trabajo fin de máster Máster en ingeniería electrónica Anexos 53 4. Modelado del control El modelo del control de corriente en pequeña señal, incluyendo la rampa de compensación, se ha extraído analizando la forma de onda de corriente por la bobina (IL) y las formas de onda que intervienen en el control (IREF e Ie), tal y como se muestra en la Figura 46. Figura 46 Forma de onda de corriente por la bobina con rampa de compensación. De la Figura 46 se puede deducir la siguiente igualdad: (91) Las variables perturbadas en torno a un punto de trabajo en estado estacionario son: , , , (92) De este modo (91) queda: (93) Desarrollando, agrupando y despreciando los términos de segundo orden y de continua queda: (94) Llegado a este punto se puede modelar la relación entre el ciclo de servicio y la diferencia entre la referencia de corriente con rampa de compensación y la corriente medida en la bobina: (95) Control en FPGA de un convertidor reductor en modo corriente de pico 54 Anexos Desarrollando: (96) Definiendo factor n como: (97) Sustituyendo (97) en (96) y despejando la perturbación del ciclo de servicio resulta: (98) Conocido el valor de mon: Desarrollando:  (99) Perturbando Vi y vo:   Sustituyendo los resultados de (99) en (98) y desarrollando se obtiene la relación de la citada anteriormente con la compensación de posibles perturbaciones en Vi y vo: (100) De este modo se puede realizar un diagrama de bloques de control de corriente como el que se muestra en la Figura 47. LREF ii ˆˆ − REF iˆ d ˆ o v ˆ i v ˆ nTDv LD swo ·)·1·( ··2 − nDv D o)·1( 2 − Figura 47 Diagrama de bloques resultante del control de corriente. Trabajo fin de máster Máster en ingeniería electrónica Anexos 55 Una vez obtenido el anterior diagrama se ha ido construyendo modularmente el resto del control. En el anexo 2, se ha determinado la función de transferencia que relaciona el ciclo de servicio y la corriente por la bobina. Añadiendo dicha función al diagrama de la Figura 47 resulta: L iˆ LREF ii ˆˆ − REF iˆ d ˆ o v ˆ i v ˆ L iˆ nTDv LD swo ·)·1·( ··2 − nDv D o)·1( 2 − Figura 48 Diagrama de bloques control de corriente y función de transferencia del buck. El siguiente paso es la inclusión del lazo de control de tensión. Para ello se ha determinado la tensión en la carga (101) a partir de la impedancia equivalente a la salida del convertidor y la corriente por la inductancia. (101) Se desea obtener un error de posición nulo de tensión y un margen de fase mínimo de 60 grados a la frecuencia de cruce del sistema. Como se explica en [14], el regulador a incluir en el sistema para cumplir dichas condiciones, es de tipo II-b y su expresión viene dada por: (102) La frecuencia de cruce del sistema (fc), se ha ajustado mediante la ganancia K del regulador una década por debajo de la frecuencia de conmutación. El hecho de incluir un integrador para anular el error de posición, añade una fase de menos 90 grados a lo largo de todo el rango de frecuencias, pudiendo inestabilizar el sistema a la frecuencia de cruce. Para obtener el margen de fase deseado a dicha frecuencia y asegurar la estabilidad del sistema, se ha diseñado un PAF-PRF con el cero (wz) y el polo (wp) que forman el regulador tipo II-b respectivamente. Control en FPGA de un convertidor reductor en modo corriente de pico 62 Anexos Figura 56 Regulador continuo detallado y compensación en Simulink. La Figura 57 muestra el detalle del comparador analógico realizado en Simulink. Figura 57 Comparador analógico en Simulink. La simulación que se ha realizado para comprobar el correcto funcionamiento del control, se muestra en la Figura 58. Figura 58 IL y Vo ante cambio a mitad de carga con control continuo. Analizando la Figura 58 se observa que en t=0.01 segundos se ha realizado un arranque suave del convertidor, alcanzando la tensión de salida deseada en t=0.04 segundos. En t=0.05 segundos se ha realizado un cambio de carga a la mitad de su valor, ante el cual el control se comporta de manera adecuada, estableciendo la corriente (IL) sin apenas sobre oscilación y manteniendo la tensión de salida (Vo) constante. Trabajo fin de máster Máster en ingeniería electrónica Anexos 63 5) Modelo del convertidor con SymPowerSystems y su control discreto en Simulink. Siendo correcto el funcionamiento del control continuo, el regulador definido en 1) se ha discretizado mediante transformación bilineal. El siguiente código en Matlab se ha realizado para la citada discretización: %Discretización del regulador R=c2d(K*I*TFcp,T,'tustin') El regulador discretizado resulta: (107) Los coeficientes del mismo son:   La Figura 59 muestra el convertidor buck y el control discreto del mismo. Nótese que a la salida del control se ha incluido un filtro de segundo orden, para reconstruir la señal digital de la corriente de referencia compensada. Por lo demás, tanto convertidor como el comparador, al ser este último analógico, se mantienen como en el modelo continuo (Figura 54). Figura 59 Convertidor buck en bloques SimpowerSystems y control discreto en Simulink. Control en FPGA de un convertidor reductor en modo corriente de pico 64 Anexos Para modelar el filtro, se han definido en Matlab las frecuencias de corte de los filtros paso bajo de primer orden que lo forman: %% Filtro paso bajo de segundo orden fc1=750e3; % Frecuencia de corte en Hz del filtro 1 wc1=2*pi*fc1; % Frecuencia de corte angular en rad/s del filtro 1 fc2=750e3; % Frecuencia de corte en Hz del filtro 2 wc2=2*pi*fc2; % Frecuencia de corte angular en rad/s del filtro 2 El detalle del modelado del filtro paso bajo en Simulink se muestra a continuación: Figura 60 Filtro paso bajo en Simulink. Dentro del bloque de control discreto (Figura 61), el regulador se ha muestreado cada Tsw, dado el pequeño rizado de tensión a la salida. A la referencia establecida por el regulador, se le ha restado una rampa digital de compensación, obteniendo la referencia digital de corriente compensada. La conversión digital analógica, se ha llevado a cabo mediante un conversor DA sigma delta ( ) de segundo orden, razón por la cual el filtro paso bajo es de segundo orden. Figura 61 Modelo detallado del control discreto del convertidor. Trabajo fin de máster Máster en ingeniería electrónica Anexos 65 Una problemática que ha surgido a raíz de la inclusión del en el control, es que las amplitudes de corriente en el arranque son demasiado pequeñas. Por esta razón, se ha implementado un arranque suave del convertidor mediante una modulación PWM, con un incremento progresivo del ciclo de servicio. A partir de un valor de tensión a la salida, donde la corriente adquiere una amplitud aceptable para el conversor, se ha desactivado el control PWM y se ha activado el de corriente de pico. Otro aspecto a resaltar por la inclusión del y su posterior filtrado, es la limitación del ciclo de servicio, para dar tiempo a que la señal sea reconstruida por completo. La limitación se ha realizado recortando el valor de la amplitud de la rampa de compensación, ya que al compararse con la corriente medida, reseta el biestable que impone el ciclo de servicio en cada periodo de conmutación. Para un correcto funcionamiento del conversor se ha limitado el ciclo de servicio entre 0.2 y 0.8, es decir, se ha recortado la rampa entre un 20% y un 80% de su amplitud. El citado conversor se ha modelado según [15] y su implementación en Simulink es: Figura 62 Modelo del conversor DA sigma-delta de segundo orden en Simulink. La entrada al conversor se ha pasado de su valor real a entero de la siguiente manera: (108) Siendo n el numero de bits del dato a convertir (9 bits) y VFS la tensión de fondo de escala del conversor (3.3 voltios). Después se ha cuantizado el dato con un intervalo: (109) El dato se ha limitado entre 0 y (2n-1) y se ha convertido a binario dividiéndolo por DIV. El bit mas significativo (MSB) del dato se ha llevado a la salida, realimentando los bits menos significativos (LSBs) con valor entero, que a través de la función de transferencia de ruido del conversor (NTF) (110) se ha suministrado a la salida del cuantizador. (110) Siendo la frecuencia de muestreo de NTF igual a la máxima del reloj de la FPGA (fCLK=50MHz), en la salida se obtiene una señal digital de un bit a esa frecuencia, la cual contiene la información binaria del dato. Mediante un cambio de escala a VFS y un mantenedor Control en FPGA de un convertidor reductor en modo corriente de pico 66 Anexos de orden cero muestreado a fCLK, se ha reconstruido la señal y con el filtro paso bajo a la salida del control, se ha obtenido la referencia de corriente compensada a la frecuencia de conmutación. La Figura 63 muestra el comportamiento de las señales del conversor ante una referencia compensada de 0.7 voltios de amplitud. Arriba se observa la señal cuantizada y la rampa reconstruida y filtrada, en medio se aprecia el bit más significativo a la salida y abajo se ve el ruido realimentado. Figura 63 Señal cuantizada (I) vs salida filtrada (OF) (arriba), MSB (medio) y ruido realimentado (LSBs) (abajo). Para su implementación se han definido una serie de parámetros en Matlab: %% Configuracion sigma-delta Nbit=9; %Número de bits para realizar la conversión D/A Maxdata=(2^Nbit)-1; %Máximo valor del bloque saturación DIV=2^(Nbit-1); %Paso de real a entero VFS=3.3; %Tensión de fondo de escala del conversor q=VFS/DIV; % Intervalo de cuantización del cuantizador Ts_q=T/20; %Sample time del cuantizador fclk=50e6; % Frecuencia de reloj de la FPGA Tclk=1/fclk; % Frecuencia de reloj de la FPGA Tsd=Tclk; % Sample time del mantenedor de orden cero Trabajo fin de máster Máster en ingeniería electrónica Anexos 67 Analizando la Figura 64 se observa el arranque suave el convertidor y al llegar la tensión de salida a 1.9 voltios, se impone el control por corriente. Actuando el control por corriente, en t=0.05 segundos se produce un cambio de carga a la mitad de su valor y en t=0.06 se vuelve a establecer el valor de carga completo. Figura 64 IL y Vo ante cambios de carga con control discreto Dado que el regulador ha de establecer un error de posición nulo, se origina un pico de corriente de 1.34 amperios aproximadamente (Figura 65). Figura 65 Detalle del cambio de control. Analizando los cambios de carga en la Figura 66, se observa que al reducir la carga a la mitad de su valor, la corriente tiene un máximo de 1.19 amperios. Por el contrario, al establecer de nuevo la carga completa, la corriente tiene un mínimo en 0.25 amperios. El rizado de la corriente es de 0.2 amperios, independientemente de la carga impuesta. Control en FPGA de un convertidor reductor en modo corriente de pico 68 Anexos Figura 66 Detalle de los cambios de carga en el control de corriente. La tensión en el primer cambio desciende hasta 2.44 voltios, mientras que en el segundo cambio asciende hasta 2.57 voltios, alcanzando el valor de referencia en aproximadamente 200 µs en ambos cambios (Figura 67). Figura 67 Detalle VO en los cambios de carga. Trabajo fin de máster Máster en ingeniería electrónica Anexos 69 6. Discretización del modelo del buck y del filtro pasivo A continuación se desarrolla la discretización del hardware no sintetizable de la PCB en VHDL, para modelarlo a posteriori en el test bench del anexo7. 1) Discretización del modelo continuo del convertidor buck Para implementar el modelo del convertidor no sintetizable en VHDL, se han discretizado las dinámicas extraídas en el anexo 2, mediante el algoritmo de integración numérica de Euler hacia adelante.  Transistor ON, diodo OFF                          (111)  Transistor OFF, diodo ON                        (112) 2) Discretización del modelo continuo del filtro paso bajo pasivo de segundo orden La Figura 68 muestra el circuito paso bajo de segundo orden Figura 68 Circuito paso bajo de segundo orden. Analizando la etapa por nudos resulta: (113) (114) (115) Control en FPGA de un convertidor reductor en modo corriente de pico 70 Anexos Sustituyendo (113) y (114) en (115) resulta: (116) Agrupando términos y despejando, la dinámica del condensador C1 queda: (117) La dinámica del condensador C2 se ha despejado de (112): (118) Al igual que en el convertidor buck se han discretizado ambas dinámicas dinámicas:                        (119) En ambas k es el instante de integración actual y TS es el periodo de integración. Trabajo fin de máster Máster en ingeniería electrónica Anexos 71 7. Código VHDL del control y del hardware del buck 1) Código sintetizable del control library IEEE; use IEEE.STD_LOGIC_1164.ALL; use IEEE.STD_LOGIC_ARITH.ALL; use IEEE.STD_LOGIC_UNSIGNED.ALL; ---- Uncomment the following library declaration if instantiating ---- any Xilinx primitives in this code. --library UNISIM; --use UNISIM.VComponents.all; entity CONTROL is Port ( CLK : in STD_LOGIC; RST : in STD_LOGIC; G1 : out STD_LOGIC; G2 : out STD_LOGIC; G3 : in STD_LOGIC; RST_BIESTABLE: in STD_LOGIC; SDATA : in std_logic; DP : out STD_LOGIC; SSEG : out STD_LOGIC_VECTOR (6 downto 0); ASEL : out STD_LOGIC_VECTOR (2 downto 0); ASEL_3 : out STD_LOGIC; SCLK : out std_logic; nCS : out std_logic; LD1 : out std_logic; INT: in STD_LOGIC; CTRL_ON:in std_logic; RAMPA_SD: out std_logic); end CONTROL; architecture Behavioral of CONTROL is --====================================================================================================== --====================================================================================================== --DEFINICION SEÑALES CONTROL ADC --====================================================================================================== --====================================================================================================== signal Contador_DivFrecuencia_Tmp, Contador_DivFrecuencia_Siguiente: std_logic_vector(0 downto 0); signal Cuenta_Control_SEG_Tmp, Cuenta_Control_SEG_Siguiente:std_logic_vector(15 downto 0); signal ASEL_Tmp, ASEL_Siguiente: std_logic_vector (2 downto 0); signal Digito_BCD: std_logic_vector (3 downto 0); signal DA, DA_Siguiente: std_logic_vector(7 downto 0); signal DO: STD_LOGIC_VECTOR (11 downto 0); signal Estado_Recepcion, Estado_Recepcion_Siguiente: std_logic_vector (3 downto 0); constant ESPERA_INICIO : std_logic_vector(3 downto 0):= "0011"; constant PULSO_ALTO : std_logic_vector(3 downto 0):= "0110"; constant PULSO_BAJO : std_logic_vector(3 downto 0):= "0100"; constant FIN_RECEPCION : std_logic_vector(3 downto 0):= "1011"; attribute fsm_extract : string; attribute fsm_extract of Estado_Recepcion : signal is "no"; signal Contador_Bits, Contador_Bits_Siguiente: std_logic_vector (4 downto 0); signal Valor_ADC, Valor_ADC_Siguiente: std_logic_vector(11 downto 0); --====================================================================================================== --====================================================================================================== --DEFINICIÓN DE SEÑALES Y CONSTANTES DEL CONTROL --====================================================================================================== --====================================================================================================== --====================================================================================================== --Referencia de tensión --====================================================================================================== constant VREF: std_logic_vector (7 downto 0):=conv_std_logic_vector(194,8); Control en FPGA de un convertidor reductor en modo corriente de pico 78 Anexos e1_Sig_s <= e1_s; e2_Sig_s <= e2_s; d_Siguiente_s <= d_s; d1_Sig_s <= d1_s; d2_Sig_s <= d2_s; when "011" => Sum_e:=b1_s * e1_s; ACC_Siguiente_s <= (Sum_e & "0000000000000") + ACC_s; e0_Sig_s <= e0_s; e1_Sig_s <= e1_s; e2_Sig_s <= e2_s; d_Siguiente_s <= d_s; d1_Sig_s <= d1_s; d2_Sig_s <= d2_s; when "100" => Sum_e:=b2_s * e2_s; ACC_Siguiente_s <= (Sum_e & "0000000000000") + ACC_s; e0_Sig_s <= e0_s; e1_Sig_s <= e1_s; e2_Sig_s <= e2_s; d_Siguiente_s <= d_s; d1_Sig_s <= d1_s; d2_Sig_s <= d2_s; when "101" => ACC_Siguiente_s<= (-a1_s) * d1_s + ACC_s; e0_Sig_s <= e0_s; e1_Sig_s <= e1_s; e2_Sig_s <= e2_s; d_Siguiente_s <= d_s; d1_Sig_s <= d1_s; d2_Sig_s <= d2_s; when "110" => ACC_Siguiente_s <= (-a2_s) * d2_s + ACC_s; e0_Sig_s <= e0_s; e1_Sig_s<= e1_s; e2_Sig_s <= e2_s; d_Siguiente_s <= d_s; d1_Sig_s <= d1_s; d2_Sig_s <= d2_s; when "111" => ACC_Siguiente_s <= ACC_s; e0_Sig_s<= e0_s; e1_Sig_s <= e1_s; e2_Sig_s <= e2_s; d_Siguiente_s <= ACC_s( 36 downto 17); d1_Sig_s <= d1_s; d2_Sig_s <= d2_s; when others => ACC_Siguiente_s <=(others => '0'); e0_Sig_s <= e0_s; e1_Sig_s <= e1_s; e2_Sig_s <= e2_s; d_Siguiente_s <= d_s; d1_Sig_s <= d1_s; d2_Sig_s <= d2_s; end case; if (p_state=S0) then e1_Sig_s <=(others => '0'); e2_Sig_s <=(others => '0'); end if; end process; Trabajo fin de máster Máster en ingeniería electrónica Anexos 79 --====================================================================================================== --Corriente de referencia calculada por el regulador --====================================================================================================== IREF<= conv_std_logic_vector(d_s(17 downto 9),9); --====================================================================================================== -- Rampa digital de compensación --====================================================================================================== RAMPA_COMP <= CNT_TS(8 downto 2); --====================================================================================================== --PROCESO: Limitación de la rampa de compensación --====================================================================================================== process(RAMPA_COMP) begin if (RAMPA_COMP < 24) then RAMPA_C <= conv_std_logic_vector(24,7); elsif (RAMPA_COMP > 96) then RAMPA_C <= conv_std_logic_vector(96,7); else RAMPA_C<= RAMPA_COMP; end if; end process; --====================================================================================================== --Corriente de referencia compensada limitada --====================================================================================================== IREF_COMP_S<=signed('0'&IREF) when (p_state=S3) else (signed('0'&IREF)-signed('0'&RAMPA_C)); --====================================================================================================== --PROCESO: Limitación de la referencia comensada --====================================================================================================== process(IREF_COMP_S) begin if (IREF_COMP_S)>460 then IREF_COMP <= conv_std_logic_vector(464,9); elsif (IREF_COMP_S)< 49 then IREF_COMP <= conv_std_logic_vector(50,9); else IREF_COMP <= std_logic_vector(IREF_COMP_S(8 downto 0)) ; end if; end process; --====================================================================================================== --====================================================================================================== --Conversor DA --====================================================================================================== --====================================================================================================== --====================================================================================================== --PROCESO: Sigma-Delta 2ºorden --====================================================================================================== ----==================================================================================================== ----Secuencial ----==================================================================================================== process(CLK, RST) begin if (RST = '1') then r1<= (others => '0'); r3<= (others => '0'); elsif (CLK' event and CLK = '1') then r1<= r0; r3<= r1; end if; end process; Control en FPGA de un convertidor reductor en modo corriente de pico 80 Anexos ----==================================================================================================== ----Operaciones sigma delta ----==================================================================================================== r0<=Sum_r_lim(8 downto 0); r2<= ('0'&r1&'0'); r4 <= signed(r2)- signed('0'&r3); Sum_r <= signed("000"&(IREF_COMP)) + r4; ----=================================================================================================== ----Limitación Sum_r ----=================================================================================================== process (Sum_r) begin if (Sum_r > 1023) then Sum_r_lim <= conv_std_logic_vector(1023,10); elsif (Sum_r < 0) then Sum_r_lim <= (others => '0'); else Sum_r_lim <= std_logic_vector (Sum_r(9 downto 0)); end if; end process; ---===================================================================================================== ---MSB a la salida del converor ---===================================================================================================== RAMPA_SD <=(Sum_r_lim(9)); --====================================================================================================== --PROCESO: Biestable RS --====================================================================================================== ---===================================================================================================== --- Activación del biestable ---===================================================================================================== SET_BIESTABLE <= '1' when ( 499 <= CNT_TS) else '0'; ---===================================================================================================== ---Secuencial ---===================================================================================================== process(CLK,RST) begin if (RST = '1') then p_state <=S0; Q <='0'; elsif (CLK' event and CLK = '1') then p_state <=n_state; Q <=Q_SIG; end if; end process; ---===================================================================================================== ---Combinacional ---===================================================================================================== process(RST_BIESTABLE,SET_BIESTABLE,Q) begin if (SET_BIESTABLE= '1') then Q_SIG <= '1' ; elsif (RST_BIESTABLE = '1') then Q_SIG <= '0' ; else Q_SIG <= Q ; end if; end process; Trabajo fin de máster Máster en ingeniería electrónica Anexos 81 --====================================================================================================== -- Asignación de señal de disparo --====================================================================================================== process(p_state, G1_S,Q,ACT_CRT_V,EOC,CNT_TS,CTRL_ON) begin n_state<=p_state; LD1<='1'; if (CTRL_ON = '1') then case p_state is when S0 => G1 <=G1_S; LD1<='0'; if (ACT_CRT_V='0') and(EOC='1') then n_state <= S1; end if; when S1 => G1 <='1'; if (CNT_TS>100) then n_state <= S2; end if; when S2 => G1 <=Q; if (CNT_TS>400) then n_state <= S3; end if; when S3 => G1 <= '0' ; if (EOC='1') then n_state <= S1; end if; end case; else G1 <= '0'; n_state <= S0; end if; end process; --====================================================================================================== -- Cambio de carga --====================================================================================================== --G3<=INT; end Behavioral; Control en FPGA de un convertidor reductor en modo corriente de pico 82 Anexos 2) Test bench El código que se muestra a continuación modela el test bench, con el que se va a comprobar el correcto funcionamiento del control sobre la parte hardware del convertidor. En este se incluye:  Modelado del convertidor mediante el método de Euler hacia adelante.  Señal del reloj CLK de la FPGA a una frecuencia 50 MHz.  Señal de Reset (RST) del sistema.  Modelo del filtro paso bajo de segundo orden mediante el método de Euler hacia adelante.  Comparador analógico.  Conversor DA de 9 bits. LIBRARY ieee; USE ieee.std_logic_1164.ALL; USE ieee.std_logic_unsigned.all; USE ieee.std_logic_arith.ALL; ENTITY Top IS END Top; ARCHITECTURE behavior OF Top IS -- Component Declaration for the Unit Under Test (UUT) COMPONENT CONTROL PORT( CLK : in STD_LOGIC; RST : in STD_LOGIC; G1 : out STD_LOGIC; G2 : out STD_LOGIC; G3 : in STD_LOGIC; RST_BIESTABLE: in STD_LOGIC; SDATA : in std_logic; DP : out STD_LOGIC; SSEG : out STD_LOGIC_VECTOR (6 downto 0); ASEL : out STD_LOGIC_VECTOR (2 downto 0); ASEL_3 : out STD_LOGIC; SCLK : out std_logic; nCS : out std_logic; LD1 : out std_logic; INT: in STD_LOGIC; CTRL_ON:in std_logic; RAMPA_SD: out std_logic ); END COMPONENT; --Inputs signal CLK : std_logic := '0'; signal RST : std_logic := '0'; signal SDATA : std_logic:='0'; signal RST_BIESTABLE : std_logic := '0'; signal LD1: std_logic:='0'; signal INT: std_logic:='0'; signal CTRL_ON: std_logic:='0'; --Outputs Trabajo fin de máster Máster en ingeniería electrónica Anexos 83 signal RAMPA_SD : std_logic:= '0'; signal G1 : std_logic:= '0'; signal G2 : std_logic:= '0'; signal G3 : std_logic := '0'; signal DP : STD_LOGIC:= '0'; signal SSEG : STD_LOGIC_VECTOR (6 downto 0):= (others => '0'); signal ASEL : STD_LOGIC_VECTOR (2 downto 0):= (others => '0'); signal ASEL_3 : STD_LOGIC:= '0'; signal SCLK : std_logic:= '0'; signal nCS :std_logic:='0'; signal DATA : std_logic_vector (11 downto 0); --============================================================================================ --Constantes y señales del modelo BUCK-- --============================================================================================ constant Vi: real:= 5.0; --Vdc-- constant L: real:= 68.0e-6; --Bobina filtro-- constant C: real:= 220.0e-6; --Condensador filtro-- constant RL: real:= 98.0e-3; --Resistencia interna de la bobina-- constant RC: real:= 80.0e-3; --Resistencia interna del condensador-- constant R0: real:= 5.0; --Carga resistiva— constant dt: real:= 20.0e-9; -- Paso de cálculo ecuaciones en diferencias-- constant VF: real:= 0.9; ; -- Tensión diodo en conducción-- constant Ts: time:= integer(dt*1.0e9)* 1 ns; --Paso de cálculo-- signal VC: real:= 0.0; -- Tensión condensador-- signal VL: real:= 0.0; -- Tensión bobina-- signal IL: real := 0.0; -- Corriente bobina-- signal RiIL: real := 0.0; -- Corriente bobina-- signal V0: real:= 0.0; -- Tensión carga-- signal HV0: real:= 0.0; -- Acomodación para conversor ADC-- constant VFS: real:= 3.3; -- Tensión fondo de escala del conversor ADC-- constant VLSB: real:= VFS /(2.0**9); -- Tensión del bit menos significativo del conversor ADC-- constant R1: real:= 1.0e3; ; -- Resistencia del primer filtro paso bajo-- constant R2: real:= 10.0e3; ; -- Resistencia del segundo filtro paso bajo-- constant C1: real:= 1200.0e-12; -- Capacidad del primer filtro paso bajo-- constant C2: real:= 120.0e-12; ; -- Capacidad del segundo filtro paso bajo-- signal VC1:real:=0.0; -- Tensión del C1-- signal VC2:real:=0.0; ; -- Tensión del C2-- signal VSD: real:=0.0; ; -- Tensión de salida del sigma delta-- signal V0_int: integer:=0; Tensión de salida del convertidor en entero -- --============================================================================================ --Modelo VHDL conversor DA 9 bits --============================================================================================ procedure write_serial(signal DATA: in std_logic_vector(11 downto 0); signal nCS, SCLK: in std_logic; signal SDATA: out std_logic) is begin SDATA <= 'Z'; wait until nCS'event and nCS='0'; for i in 2 downto 0 loop wait until SCLK'event and SCLK='0'; SDATA <= '0'; end loop; for i in 11 downto 0 loop wait until SCLK'event and SCLK='0'; SDATA <= DATA(i); end loop; wait until SCLK'event and SCLK='0'; SDATA <= 'Z'; end write_serial; Control en FPGA de un convertidor reductor en modo corriente de pico 84 Anexos BEGIN -- Instantiate the Unit Under Test (UUT) uut: CONTROL PORT MAP ( CLK => CLK, RST => RST, SDATA => SDATA, RST_BIESTABLE => RST_BIESTABLE, RAMPA_SD => RAMPA_SD, G1 => G1, G2 => G2, G3 => G3, DP => DP, SSEG => SSEG, ASEL => ASEL, ASEL_3 => ASEL_3, SCLK => SCLK, nCS => nCS ); write_serial(DATA, nCS, SCLK, SDATA); --============================================================================================ --Modelo VHDL convertidor BUCK mediante método Euler hacia adelante --============================================================================================ process variable Rprima,IL_aux, VC_aux: real; begin wait for Ts; if (G3='1') then Rprima:=0.5*R0; else Rprima:=R0; end if; if (G1='1') then IL_aux := (1.0 - dt*RC*Rprima/(L*(RC+Rprima)) )*IL -(dt*Rprima/(L*(RC+Rprima)) )*VC + dt*VI/L; else IL_aux := (1.0 - dt*RC*Rprima /(L*(RC+Rprima)) )*IL -dt*Rprima/(L*(RC+Rprima))*VCdt*VF/L; end if; if (IL_aux < 0.0) then IL_aux := 0.0; end if; VC_aux := (dt*Rprima/(C*(RC+Rprima)) )*IL + (1.0 - dt/(C*(RC+Rprima)) )*VC; V0 <=VC_aux + (RC*Rprima)/(RC+Rprima)*IL_aux - RC/(RC+Rprima)*VC_aux; IL <= IL_aux; VC <= VC_aux; HV0<=V0; RiIL <= 2.0*IL_aux; end process; --============================================================================================ --Tensión de entrada al conversor DA(12 bits) --============================================================================================ V0_int<=integer(V0*((2.0**12) - 1.0)/VFSM1LSB); DATA<= conv_std_logic_vector(V0_int, 12); Trabajo fin de máster Máster en ingeniería electrónica Anexos 85 --============================================================================================ --PROCESO: CLK FPGA 50MHz --============================================================================================ process begin CLK<='0', '1' after 10 ns; wait for 20 ns; end process; --============================================================================================ --Reset --============================================================================================ RST<='1', '0' after 100 ns; --============================================================================================ --Cambio de carga --============================================================================================ G3 <='0', '1' after 7 ms; --============================================================================================ --PROCESO: Filtro paso bajo de segundo orden --============================================================================================ process(RAMPA_SD) begin if RAMPA_SD ='1' then VSD<= 3.3; else VSD<= 0.0; end if; end process; process variable VC1_aux, VC2_aux: real; begin wait for Ts; VC1_aux := (1.0 - dt*(R2+R1)/(R1*R2*C1))*VC1 +(dt/(R2*C1))*VC2 + dt*(VSD)/(R1*C1); VC2_aux := (dt/(R2*C2))*VC1 + (1.0 -dt/(R2*C2))*VC2; VC1<=VC1_aux; VC2<=VC2_aux; end process; --============================================================================================ -- PROCESO: Comparador analógico --============================================================================================ process(VC2,RiIL) begin if (VC2 <= RiIL) then RST_BIESTABLE <= '1'; else RST_BIESTABLE <= '0'; end if; end process; END; Control en FPGA de un convertidor reductor en modo corriente de pico 86 Anexos Trabajo fin de máster Máster en ingeniería electrónica Anexos 87 8. Diseño de la PCB del convertidor En este anexo se va a mostrar las tareas llevadas a cabo para la obtención de la tarjeta electrónica del convertidor (PCB). Para ello se han de realizar dos grandes procesos:.  Proceso de diseño el cual a su vez requiere: • Diseño del esquema electrónico. • Routeado de la PCB.  Proceso de fabricación el cual a su vez conlleva: • Fresado. • Soldadura. • Comprobación. I. PROCESO DE DISEÑO 1) Diseño del esquema electrónico Una vez concretadas las necesidades de la tarjeta electrónica, se pasa a la elaboración del esquema electrónico con todos los componentes que dispondrá la tarjeta final, las conexiones entre unos circuitos integrados y otros, etc. El software elegido para ello es Eagle de carácter libre. La Figura 69 muestra el esquema con los siguientes elementos:  Convertidor buck formado por los siguientes componentes:  JP1: Conector mediante el cual se incluirá la tensión de entrada (VIN) al convertidor.  C2: Condensador de filtrado de la tensión de entrada.  Q1 y Q2: Transistores MOSFET de los que sólo se ha usado Q1 (canal P). Q2 (canal N) se ha incluido por si se quisiera realizar un control síncrono del convertidor.  D1: Diodo para la libre circulación de corriente en el estado off de Q1.  D2: Diodo de recuperación rápida para el paso a off del Q1.  L1: Bobina del filtro LC del covertidor.  C2: Condensador del filtro LC del covertidor.  R8: Resistencia de carga del convertidor.  Driver de disparo(IC1 A/B) Usado para amplificar las señales de disparo procedentes de la tarjeta Spartan Nexys 2 (G1 y G2) y poder conmutar los transistores MOSFET. A las dos entradas del mismo, se han llevado sendas señales de disparo, limitando la corriente mediante R9 y R10 respectivamente. También se han incluido a las entradas dos resistencias de pull-down (R2 y R4) y a su salida dos resistencias (R3 y R5) para limitar la corriente de disparo por puerta. Control en FPGA de un convertidor reductor en modo corriente de pico 94 Anexos 4) Listado de materiales (BOM) Fabricante Modelo Descripción Símbolo AVX 08051A121JAT2A CAPACITOR, MLCC, 0805, 120 pF C10 AVX 08051C122KAT2A CAPACITOR, MLCC, 0805, 1200 pF C11 EPCOS B82477P4683M000 INDUCTOR, 68UH, 2.35A, 20% L1 FAIRCHILD SEMICONDUCTOR FDN372S MOSFET, N, SMD, SSOT Q3 FISCHER ELEKTRONIK FK 244 08 D PAK HEAT SINK, FOR D-PAK, 31.5°C/W --- INTERNATIONAL RECTIFIER IRFR5505PBF MOSFET, P, -55V, -18A, D-PAK Q1 INTERNATIONAL RECTIFIER IRFR024NPBF MOSFET, N, 55V, 16A, D-PAK Q2 KEMET C0805C104J5RACTU CAP, CERAMIC, 100 nF X7R, 0805 C4, C5, C12, C13 y C14 KEMET C0805C101K5GACTU CAP, CERAMIC, 100 pF MULTILAYER C7 LKV SERIES LKV20R039 R SHUNT, 2010 CASE, R039 R1 MICROCHIP TC428CPA DRIVER, MOSFET DUAL IC1 MICROCHIP MCP1702T-3302E/MB LDO REG, 250MA, 3.3V, SOT-89 IC6 MOLEX KK STRAIGHT HEADER, 6373 SERIES 2.54MM,HEADER,KK,VERT,SN,FRICTN LOCK,2W JP1 MULTICOMP MC 0.1W 0805 1% 130R RESISTOR, 0805 130R R12 MULTICOMP MC 0.1W 0805 1% 27R RESISTOR, 0805 27R R3 y R5 MULTICOMP MC 0.1W 0805 1% 220R RESISTOR, 0805 220R R9, R10 y R11 MULTICOMP MCSR08X103 JTL RESISTOR, 0805,10KR R13 MULTICOMP MC 0.1W 0805 5% 1K RESISTOR, THCK FILM,1K, 0805 R15 NATIONAL SEMICONDUCTOR ADCS7476AIMF 12BIT ADC 1MSPS, 7476, SOT236 IC4 NATIONAL SEMICONDUCTOR LMH6645MF OP AMP, SINGLE 80MHZ RRIO IC3 e IC5 PANASONIC EEEFP1V221AP CAPACITOR, F CASE, 220UF, 35V C2 TAIYO YUDEN UMK212F105ZG-T CAPACITOR MLCC 1µF C3, C8 y C9 TEXAS INSTRUMENTS INA194AIDBVT CURRENT SHUNT MONIT., SOT235 IC2 TYCO ELECTRONICS MPC1085R0J RESISTOR, 10 WATT, 5R0 5% R7 y R8 TYCO ELECTRONICS 826953-6 HEADER, RIGHT ANGLE, 2X6WAY JP2 VISHAY SS2P3L DIODE, SCHOTTKY, 2A, 30V D1 VISHAY DRALORIC CRCW08054K70FKEA RESISTOR, 0805, 4K7, 1% R2,R4 y R6 VISHAY DRALORIC CRCW08055K90FKEA THICK FILM CHIP RESISTOR 5K9 R14 VISHAY SEMICONDUCTOR 1N4746A-TR DIODE, ZENER, 18V, 1.3W D2 VISHAY SEMICONDUCTOR 1N4148WS-V-GS08 DIODE, SWITCHING, SOD323 D4 y D5 Tabla 7 Listado de materiales utilizados en la PCB diseñada. Trabajo fin de máster Máster en ingeniería electrónica Bibliografía 95 Bibliografía [1] R. W. Erickson, Fundamentals of Power Electronics, 2 ed., Colorado: Kluwer academic publishers, 2001. [2] A. Oliva, S. S. Ang, G. E. Bortolotto, «Digital Control of a Voltage - Mode Synchronous Buck Converter,» de IEEE Transactions on Power Electronics, vol. 21, no. 1, 2006, pp. 157-163. [3] R. Váquez Millán, «Control digital de un convertidor Buck mediante realimentación lineal del estado,» Universidad de Zaragoza, Zaragoza, 2013. [4] A. Barrado, A. Lázaro, «Problema 6.46,» de Problemas de electrónica de potencia , Prentice Hall, 2007. [5] L. H. Dixon, «Average current - mode control of switching power supplies,» Unitrode Power Supply Design Seminar Handbook,, 1990. [6] E. E. Carbajal Gutiérrez, J. A. Morales Saldaña, J. Leyva Ramos, «Average current mode control for a quadratic buck converter,» San Luis Potosí, 2005. [7] G. Zhou, J. Xu, M. He , J. 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