Estudio y optimización de herramientas numéricas para simulación de dispositivos semiconductores

ESCUELA DE DOCTORADO INTERNACIONAL DE LA USC Gabriel Espiñeira Deus Tesis doctoral Estudio y optimización de herramientas numéricas para simulación de dispositivos semiconductores Santiago de Compostela, 2022 Programa de doctorado en Investigación en Tecnologías de la Información TESIS DE DOCTORADO ESTUDIO Y OPTIMIZACI ´ ON DE HERRAMIENTAS NUM´ ERICAS PARA SIMULACI ´ ON DE DISPOSITIVOS SEMICONDUCTORES Gabriel Espi˜ neira Deus ESCUELA DE DOCTORADO INTERNACIONAL DE LA UNIVERSIDAD DE SANTIAGO DE COMPOSTELA PROGRAMA DE DOCTORADO EN INVESTIGACI ´ ON EN TECNOLOG´ IAS DE LA INFORMACI ´ ON SANTIAGO DE COMPOSTELA 2022 Declaraci ´ on del autor de la tesis Estudio y optimizaci´ on de herramientas num´ ericas para simulaci´ on de dispositivos semiconductores Don Gabriel Espi˜ neira Deus Presento mi tesis, siguiendo el procedimiento adecuado al Reglamento, y declaro que: 1. La tesis abarca los resultados de la elaboraci´ on de mi trabajo. 2. De ser el caso, en la tesis se hace referencia a las colaboraciones que tuvo este trabajo. 3. Confirmo que la tesis no incurre en ning´ un tipo de plagio de otros autores ni de trabajos presentados por m´ ı para la obtenci´ on de otros t´ ıtulos. 4. La tesis es la versi´ on definitiva presentada para su defensa y coincide la versi´ on impresa con la presentada en formato electr´ onico. Y me comprometo a presentar el Compromiso Documental de Supervisi´ on en caso de que el original no est´ e en la Escuela. En Santiago de Compostela, 14 de septiembre de 2022 Fdo. Gabriel Espi˜ neira Deus Autorizaci ´ on del Director/Tutor de la Tesis Estudio y optimizaci´ on de herramientas num´ ericas para simulaci´ on de dispositivos semiconductores Don Antonio Jes´ us Garc´ ıa Loureiro, Profesor Catedr´ atico del ´ Area de Electr´ onica de la Universidade de Santiago de Compostela Do˜ na Natalia Seoane Iglesias, Investigadora Ram´ on y Cajal de la Universidade de Santiago de Compostela INFORMAN: Que la presente tesis, se corresponde con el trabajo realizado por Don Gabriel Espi˜ neira Deus, bajo nuestra direcci´ on/tutorizaci´ on, y autorizamos su presentaci´ on, considerando que re´ une los requisitos exigidos en el Reglamento de Estudios de Doctorado de la USC, y que como directores/tutores de esta no incurre en las causas de abstenci´ on establecidas en la Ley 40/2015. De acuerdo con el art´ ıculo 41 del Reglamento de Estudios de Doctorado, declaramos tambi´ en que la presente tesis doctoral es id´ onea para ser defendida en base a la modalidad de COMPENDIO DE PUBLICACIONES, en los que la participaci´ on del doctorando/a fue decisiva para su elaboraci´ on y las publicaciones se ajustan al Plan de Investigaci´ on. En Santiago de Compostela, 14 de septiembre de 2022 Fdo. Antonio Jes´us Garc´ ıa Loureiro Director/a tesis Fdo. Natalia Seoane Iglesias Director/a tesis Agradecimientos La consecuci´ on de este trabajo no habr´ ıa sido posible sin mis directores de tesis. Si Antonio no me hubiese dado la oportunidad de iniciarme en la investigaci´ on, o sin la ayuda y paciencia incombustible de Natalia, este trabajo no se hubiese realizado. Es por ello que tienen mi m´ as sincero agradecimiento. Tambi´ en me gustar´ ıa escribir en estas l´ ıneas el nombre de algunos de mis compa˜ neros y amigos que dedicaron su tiempo y esfuerzo a que este trabajo saliese adelante, en especial a Daniel, Luis, Alberto, Nacho o Brais. Me gustar´ ıa adem´ as agradecer tanto al personal de apoyo del CiTIUS como al Centro de Supercomputaci´ on de Galicia (CESGA) por el soporte t´ ecnico que me han ofrecido a lo largo de estos a˜ nos y por los recursos computacionales que he empleado. Finalmente, y no por ello menos importante, este trabajo se lo debo a mi familia y a Laura, por todo lo que han aguantado y empujado. 14 de septiembre de 2022 Gabriel Espi˜ neira Deus 5.2. FoMPy: A figure of merit extraction tool for semiconductor device simulations 70 5.3. Impact of threshold voltage extraction methods on semiconductor device variability ..................................... 71 5.4. A multi-method simulation toolbox to study performance and variability of nanowireFETs ................................. 71 5.5. Impact of gate edge roughness variability on FinFET and gate-all-around nanowireFET.................................. 72 6 Conclusiones 75 6.1. Trabajofuturo.................................. 76 ´ Indice de figuras 79 ´ Indice de tablas 85 Bibliograf´ ıa 87 xvi Resumen El objetivo principal de esta tesis es estudiar el rendimiento de transistores tipo MOSFET ultraescalados. Para conseguirlo, este trabajo se ha desarrollado a trav´ es de dos v´ ıas: implementando herramientas que describan de manera m´ as fiable el comportamiento en la escala nanom´ etrica y mejorando la eficiencia de estas para poder ser aplicadas en estudios de variabilidad. Desde la invenci´ on del transistor sus dimensiones se han reducido hasta el nodo tecnol´ ogico actual por debajo de los 10 nm [1] [2], por lo que resultan extremadamente dif´ ıciles de dise˜ nar y fabricar. En especial, garantizar la fiabilidad en la operaci´ on de estos dispositivos se ha vuelto un desaf´ ıo importante. Errores m´ ınimos en el proceso de producci´ on, o efectos provocados por las fluctuaciones propias de la naturaleza discreta de la materia, juegan un papel crucial deteriorando el rendimiento. Un mecanismo para modelar y redise˜ nar las arquitecturas actuales haci´ endolas m´ as resistentes y robustas es la utilizaci´ on de herramientas de simulaci´ on por ordenador. Con ellas es posible detectar y dimensionar posibles efectos adversos como el canal corto o las corrientes de fuga. En este trabajo se ha utilizado Variability Enabled Nanometric DEvice Simulator (VENDES), un simulador 3D de elementos finitos desarrollado en el grupo de investigaci´ on que a trav´ es de la resoluci´ on de modelos f´ ısicos describe la operaci´ on de estos dispositivos. Esta herramienta se ha empleado para calcular las caracter´ ısticas electrost´ aticas y de transporte de dispositivos electr´ onicos afectados por fuentes de variabilidad y as´ ı poder estimar el impacto en su rendimiento. El punto de partida de esta tesis ha sido el desarrollo de nuevas funcionalidades del simulador que mejoran la calidad de las predicciones. Las principales aportaciones recogidas en este trabajo han sido: la inclusi´ on de nuevas fuentes de variabilidad en el simulador, Gabriel Espi˜ neira Deus la paralelizaci´ on de rutinas de VENDES permitiendo la ejecuci´ on del algoritmo de correcciones cu´ anticas de Schr¨ odinger (SCH) de manera distribuida, el desarrollo de FoMPy, una herramienta de post-procesado de datos para estudios de variabilidad, el estudio del rendimiento de dispositivos electr´ onicos ultraescalados afectados por diversas fuentes de variabilidad y/o efectos derivados del escalado. En primer lugar, teniendo en cuenta las dimensiones de los dispositivos actuales y que miles de millones de ellos coexisten en un circuito integrado, surge el problema de la variabilidad. Las especificaciones del dispositivo ideal dejan de ser v´ alidas ya que cada dispositivo posee imperfecciones que hacen que su rendimiento sea ligeramente distinto al de los dem´ as. Por lo tanto, es necesario incluir nuevos modelos que tengan en cuenta esta dispersi´ on en los par´ ametros de cada transistor para que las simulaciones sean realistas y poder evaluar la sensibilidad de cada arquitectura a un determinado tipo de variabilidad. En el simulador se ha implementado un mecanismo adicional de variabilidad, denominado Gate Edge Roughness (GER), que describe los defectos litogr´ aficos en los bordes de la puerta de un transistor. Con esta nueva funcionalidad se puede cuantificar c´ omo se ven afectados los dispositivos por este tipo de variabilidad, dependiendo de la morfolog´ ıa de cada dispositivo y de la sensibilidad de la zona en la que las deformaciones ocurren. En segundo lugar, para obtener resultados estad´ ısticamente significativos de variabilidad es necesario simular cientos o miles de dispositivos electr´ onicos. Dada la escala de recursos computacionales necesarios en estos estudios es imprescindible su ejecuci´ on en paralelo. Previo a este trabajo, VENDES al completo se adapt´ o para su ejecuci´ on de manera distribuida con la excepci´ on de las rutinas de SCH. La paralelizaci´ on de las rutinas de resoluci´ on de SCH adaptadas al esquema de VENDES tiene como fin realizar estudios m´ as complejos en un marco temporal razonable. La implementaci´ on de este objetivo parte del dise˜ no de un esquema alternativo de simulaci´ on en el que se almacenan los datos de manera distribuida teniendo en cuenta las comunicaciones entre procesadores. Una vez alcanzado este apartado, se han comparado ejecuciones secuenciales y paralelas para comprobar la consistencia de los resultados. El nuevo esquema paralelo reproduce al 99 % las curvas 𝐼D−𝑉Gsecuenciales, siempre y cuando la raz´ on entre el n´umero de cortes 2D en el que se realiza la resoluci´ on de SCH y el n´umero de procesadores permita aplicar una interpolaci´ on c´ubica o cuadr´ atica. Suponiendo un estudio de variabilidad est´ andar con 300 dispositivos, la simulaci´ on secuencial 2 ´ Indice general de las curvas puede tardar unos 137 d´ ıas. Con la nueva propuesta paralela, el mismo estudio ejecutado con 16 procesos, se puede ejecutar en 2.5 d´ ıas. Una vez los estudios de variabilidad han sido ejecutados y se obtienen las curvas caracter´ ısticas de corriente en drenador frente a voltaje de puerta (𝐼D−𝑉G) para cada dispositivo particular afectado por variabilidad, el post-procesado de toda la informaci´ on puede resultar un desaf´ ıo. Como soluci´ on a esta problem´ atica se ha desarrollado el software FoMPy, un paquete open source que incluye diversas herramientas para importar, calcular y visualizar los resultados de estudios de variabilidad en los formatos y con las t´ ecnicas de extracci´ on m´ as populares del campo de la electr´ onica de semiconductores. En este contexto, FoMPy permite comprobar de manera autom´ atica el efecto de la t´ ecnica de extracci´ on en este tipo de estudios. En trabajos previos se ha observado que la elecci´ on de los criterios de extracci´ on para obtener las figuras de m´ erito que caracterizan el rendimiento de un transistor puede variar en gran medida los resultados. En un dispositivo Gate-all-Around Nanowire Field Effect Transistor (GAA NW FET) ideal no deformado se ha obtenido que el criterio de extracci´ on del voltaje umbral (𝑉TH) produce una variaci´ on comparable a par´ ametros caracter´ ısticos de variabilidad, como el root mean square height (RMS) del GER, con hasta un 59 % de diferencia en los resultados dependiendo del m´ etodo. Adem´ as, en el m´ etodo de corriente constante, distintos criterios de corriente pueden llevar a conclusiones incluso opuestas con hasta un 40 % de variaci´ on. Es por ello que la t´ ecnica de extracci´ on de 𝑉TH debe ser considerada un par´ ametro m´ as a tener en cuenta ya que puede jugar un papel muy relevante en el estudio del rendimiendo de dispositivos electr´ onicos. Finalmente, las herramientas y mejoras que se acaban de describir han sido utilizadas en diversos trabajos para caracterizar y comparar el rendimiento de dispositivos de ´ultima generaci´ on. Mientras que los dispositivos Fin Field Effect Transistor (FinFET) han sido el claro est´ andar en la industria de semiconductores durante los ´ultimos a˜ nos, es necesario encontrar nuevas arquitecturas alternativas para mantener el ritmo de escalado y mejorar el rendimiento de los circuitos. El GAA NW FET y el Gate-all-Around Nanosheet Field Effect Transistor (GAA NS FET) han demostrado poseer caracter´ ısticas que los hacen id´ oneos para el siguiente nodo tecnol´ ogico. Por un lado, el GAA NS FET presenta una operaci´ on mejorada para aplicaciones de alto rendimiento, con valores superiores de corriente ON (𝐼ON) y subthreshold swing (𝑆𝑆). Por otro lado, cuando la longitud de puerta (𝐿G) se disminuye por debajo de los 16 nm, el dispositivo que presenta el mejor escalado es el GAA NW FET, con una corriente OFF (𝐼OFF) reducida, valores de 𝑆𝑆 casi ideales y el mejor 𝐼ON/𝐼OFF ratio de 3 Gabriel Espi˜ neira Deus estos tres dispositivos. Es por ello que el GAA NS FET se postula como la transici´ on inmediata para conseguir mejores rendimientos que el FinFET dado que reutiliza parcialmente el proceso de fabricaci´ on, mientras que el GAA NW FET, con una 𝐼ON mejorada ajustando los par´ ametros de fabricaci´ on, podr´ ıa ser la arquitectura de referencia en dispositivos semiconductores para las siguientes generaciones. 4 Summary The main objective of this thesis is to study the performance of ultrascaled MOSFET transistors. In order to do so, this work has been focused on the implementation of several tools that describe in a more reliable way the behavior of semiconductor devices at the nano scale and on improving the efficiency of these tools so that they can be used in variability studies. Transistor dimensions have shrunk, reaching the current technology node beyond the 10 nm barrier [1] [2] and thus becoming very difficult to design and build electronic devices. In particular, maintaining device reliability has become a significant challenge. Minimal errors in the production stage, or effects generated by fluctuations due to the discrete nature of matter, play a significant role in degrading performance. One mechanism to model and redesign current architectures to be more resilient and robust is to use computer-aided simulations tools to detect and dimension possible adverse effects such as short channel or leakage currents. In this work Variability Enabled Nanometric DEvice Simulator (VENDES) has been used, an in-house-built 3D finite element simulator that solves physical models that describe device operation. This tool has been used to calculate the electrostatic and transport characteristics of transistors affected by variability sources in order to estimate their impact on device performance. The starting point of this dissertation has been the development of new functionalities of the simulator to improve the quality of the predictions of the software. The main contributions presented in this work are: the addition of new variability sources in the simulation software, the parallelization of VENDES routines, allowing the execution of Sch¨ odinger (SCH) quantum corrections in a distributed manner, Gabriel Espi˜ neira Deus the development of FoMPy, a data post-processing tool specifically designed for variability studies, the performance study of ultraescaled electronic devices affected by several variability sources and/or the effects of scaling. Firstly, considering current device dimensions and that thousands of millions of them coexist in an integrated circuit, a variability problem arises. Technical specifications for the ideal device stop being valid since every transistor has unique imperfections due to fabrication that make its performance slightly different from the others. Therefore, it is necessary to include new models that consider the parameter dispersion due to variability. This allows for more realistic simulations and for the evaluation of the sensitivity of each architecture towards a specific type of variability. A new variability mechanism has been added in the simulator called Gate Edge Roughness (GER) that describes the lithographic defects in the edges of the gate of a transistor. With this new functionality available, it can be calculated how devices are affected by this kind of variability, depending on the morphology of each device and the sensibility of the area where the deformations occur. Secondly, in order to obtain statistically sound results in variability studies, it is necessary to simulate hundreds or thousands of electronic devices. Due to the scale of computational resources required in these type of studies, it is essential to be able to execute the simulations in a parallel manner. Previously, the entirety of VENDES was implemented so that it could run in a distributed way, except for the SCH routines. Consequently, the adaptation of the resolution of the SCH routines to the parallel scheme of VENDES would allow to perform more complex studies in a reasonable time frame. The implementation of this objective starts with the design of the parallel SCH simulation scheme where the data is stored in a distributed manner, taking into account the communication between the processes. Once this goal is achieved, the parallel results have been compared with the sequential executions to check for consistency. The new parallel scheme reproduces the sequential 𝐼D−𝑉Gcurves with a 99 % precision as long as the number of 2D slices that solve the SCH equation and the number of processes allow to use a cubic or quadratic interpolation. In a typical variability study where 300 devices are simulated, the sequential execution could last for 137 days. With the new parallel routines, the same study executed with 16 processes finishes in 2.5 days. Once the variability studies have been run and the characteristic drain current vs gate voltage curve (𝐼D−𝑉G) for each particular device affected by variability has been obtained, 6 ´ Indice general the post-processing of all the information may become a challenge. Besides, depending on the extraction criterion that calculates the figures of merit that assess device performance, the results may considerably vary. In an ideal non-deformed Gate-all-Around Nanowire Field Effect Transistor (GAA NW FET) it has been obtained that the extraction method of the threshold voltage (𝑉TH) may affect the results similarly to intrinsic variability parameters such as the root mean square height (RMS) of GER variability, with up to a 59 % difference in the results depending on the criteria. Moreover, for the constant current method, several current values have been tested and the difference may lead to opposite behaviours with up to a 40 % variation. Therefore, the 𝑉TH extraction technique may play a significant role when comparing results, and it has to be considered as an additional parameter to take into account in electronic device simulations. As a solution to these issues, FoMPy has been developed, an open source package that includes several tools to import, calculate and visualize the results of variability studies with the most popular formats and extraction techniques from the semiconductor electronics field. Finally, the aforementioned improved tools have been used in several studies to characterize and compare the performance of the next generation of ultrascaled transistors. Even though Fin Field Effect Transistor (FinFET) devices have been the undisputed standard for the semiconductor industry in recent years, it is necessary to find new architectures to keep up with scaling and improvement in circuit performance. The GAA NW FET and the Gate-allAround Nanosheet Field Effect Transistor (GAA NS FET) have been proven to possess ideal features for the next technological node. On the one hand, with superior ON current (𝐼ON) and sub-threshold swing (𝑆𝑆), the GAA NS FET outperforms the other two devices in high performance applications. On the other hand, when the gate length (𝐿G) is reduced below 16 nm, the GAA NW FET has the best scaling, with a lower OFF current (𝐼OFF), almost ideal 𝑆𝑆 values and better 𝐼ON/𝐼OFF ratio than the other two contenders. Therefore, the GAA NS FET presents itself as the immediate alternative to outperform the FinFET since they share part of the fabrication process, whereas the GAA NW FET, with an improved 𝐼ON tunning the manufacturing parameters, could be the next architectural standard in semiconductor devices. 7 CAP´ ITULO 1 INTRODUCCI ´ ON 1.1. Motivaci´ on El escalado de los dispositivos semiconductores es uno de los mayores desaf´ ıos al que se enfrenta el campo de la electr´ onica desde la invenci´ on del transistor, y consiste en la reducci´ on de las dimensiones f´ ısicas de los dispositivos resultando en el aumento de su densidad en un circuito integrado [3] [4]. Una de las principales ventajas del escalado es el decrecimiento del precio de fabricaci´ on manteniendo la misma funcionalidad. Este hecho es evidente observando la bajada del coste de las unidades de almacenamiento de memoria, o el aumento de la capacidad de computaci´ on directamente asociada al incremento de densidad de unidades de computaci´ on [5]. Continuar con la tendencia reciente de reducci´ on de las dimensiones ha generado m´ultiples dificultades, especialmente en los procesos de fabricaci´ on industrial, ya que los dispositivos nanom´ etricos est´ an acerc´ andose a ciertos l´ ımites f´ ısicos en los que es extremadamente dif´ ıcil asegurar un correcto funcionamiento [6] [7] [8]. Con las medidas que baraja la industria de los semiconductores, la metodolog´ ıa experimental tradicional de prueba y error como procedimiento para optimizar los dispositivos es ineficiente y muy costosa. En este contexto, cobra cada vez mayor importancia, como alternativa al procedimiento tradicional, el dise˜ no asistido por ordenador o Technology Computer Aided Design (TCAD). Debido a que en la actualidad la capacidad de computaci´ on es un recurso com´un y cada vez m´ as asequible, el modelado de dispositivos semiconductores con esta metodolog´ ıa se ha vuelto una herramienta indispensable para predecir futuras arquitecturas de transistores y optimizar las presentes [9] [10] [11] [12] [13]. Gabriel Espi˜ neira Deus los resultados, se ha utilizado un dispositivo GAA NW FET ideal no deformado de 10 nm de longitud de puerta. Posteriormente, se ha realizado un an´ alisis para cuantificar c´ omo el criterio de extracci´ on tiene un impacto incluso mayor sobre las distribuciones estad´ ısticas de estas m´ etricas afectadas por fuentes de variabilidad. Para ello se ha incluido el efecto de algunas de las fuentes m´ as influyentes como el GER, LER, MGG y RDD. El grueso de este trabajo ha sido publicado en el siguiente art´ ıculo de revista: [42] G. Espi˜ neira, A.J. Garc´ ıa-Loureiro, N. Seoane, Does the threshold voltage extraction method affect device variability?, IEEE Electron Devices Soc. vol. 9 pp. 469-475, 2021. DOI: 10.1109/JEDS.2020.3046122 Impact Factor(JCR 2020): 2.484. Q3 Rank (JCR 2020) 137/273 in category: Engineering, Electrical and Electronic Objetivo 3: Paralelizaci´ on de las rutinas de SCH en el simulador VENDES Como se ha comentado anteriormente, uno de los esquemas de simulaci´ on m´ as eficientes en la actualidad consiste en la simulaci´ on de dispositivos con m´ etodos cl´ asicos a los que se le incluyen correcciones cu´ anticas. De esta manera se aprovecha la complejidad reducida de un sistema cl´ asico con alta velocidad de resoluci´ on, a la vez que las correcciones cu´ anticas proporcionan una soluci´ on superior al tener en cuenta efectos cu´ anticos. Una de las soluciones m´ as populares es la inclusi´ on de correcciones cu´ anticas de DG, sin embargo, para emplear este m´ etodo es necesario calibrarlo previamente frente a resultados experimentales o simuladores puramente cu´ anticos que no siempre tenemos a nuestra disposici´ on. Es por ello que en diversos trabajos anteriores [43] [44] se han desarrollado correcciones cu´ anticas basadas en la resoluci´ on de la ecuaci´ on de SCH, un m´ etodo autoconsistente que no requiere calibraci´ on. En VENDES, la totalidad del esquema DD se encuentra paralelizado a excepci´ on de las correcciones de SCH. Ciertas partes del proceso de simulaci´ on, como por ejemplo la discretizaci´ on y descomposici´ on en dominios con METIS de la malla del dispositivo, no son compatibles con la ejecuci´ on distribuida de las rutinas de SCH. Para solucionar este problema nuevas maneras de distribuir los nodos de la malla deben implementarse para adaptar las rutinas paralelas de DD y secuenciales de SCH. Para alcanzar este objetivo se han paralelizado las rutinas de SCH y se han adaptado al esquema global de simulaci´ on y estructuras de datos actuales, para conseguir una simulaci´ on totalmente distribuida del esquema DD+SCH con tiempos de ejecuci´ on reducidos a una 16 Cap´ ıtulo 1. Introducci´ on fracci´ on de los actuales. Un art´ ıculo sobre el enfoque de paralelizaci´ on aplicado y los resultados obtenidos se ha publicado en la siguiente revista: [45] G. Espi˜ neira, A.J. Garc´ ıa-Loureiro, N. Seoane, Parallel approach of Schr¨ odingerbased quantum corrections for ultrascaled semiconductor devices, J. Comput. Electron. vol. 21, pp. 10–20, 2022. DOI: 10.1007/s10825-021-01823-3 Impact Factor(JCR 2022): 1.81. Q3 Rank (JCR 2020) 108/160 in category: Physics, Applied Rank (JCR 2020) 182/273 in category: Engineering, Electrical and Electronic 1.4. Metodolog´ıa y herramientas En este trabajo se ha utilizado como principal herramienta VENDES, un simulador de dispositivos 3D basado en el m´ etodo de elementos finitos. El conjunto de funcionalidades y rutinas de este simulador han sido desarrolladas a lo largo de diversos trabajos de manera conjunta entre la Universidade de Santiago de Compostela y la Swansea University (Reino Unido) [4] [46]. En la Figura 1.2 se muestra el diagrama flujo de la herramienta de simulaci´ on VENDES. La metodolog´ ıa de simulaci´ on que aplica VENDES presenta cuatro pasos diferenciados que se explican a continuaci´ on: Pre-procesado: El primer paso consiste en el dise˜ no de la morfolog´ ıa tridimensional del dispositivo y posteriormente la generaci´ on de la malla de elementos finitos. Toda la informaci´ on de la malla se importa al simulador. Los nodos de la malla son le´ ıdos, reordenados y los diversos par´ ametros f´ ısicos son definidos antes de la resoluci´ on de las ecuaciones electrost´ aticas. Fuentes de variabilidad: A continuaci´ on, se a˜ naden los modelos de variabilidad, o bien deformando la posici´ on de los nodos de la malla o bien modificando los par´ ametros f´ ısicos, como por ejemplo la funci´ on de trabajo de los nodos de la puerta. VENDES incluye los siguientes tipos de variabilidad: i) Metal Grain Granularity (MGG)[47], ii) Line Edge Roughness (LER) [48], iii) Gate Edge Roughness (GER) [49] y iv) Random Discrete Dopants (RDD) [50]. Simulaci´ on num´ erica: VENDES cuenta con un esquema de resoluci´ on que encuentra la soluci´ on de la ecuaci´ on de Poisson que est´ a acoplada con las ecuaciones de correcciones 17 Gabriel Espi˜ neira Deus cu´ anticas (DG o SCH). Una vez obtenido el potencial interno de la operaci´ on del dispositivo se calcula la densidad de corriente resolviendo la ecuaci´ on de continuidad o el modelo de transporte MC. Post-procesado: Una vez la curva 𝐼D−𝑉Gdel transistor ha sido calculada, VENDES incluye dos herramientas de post-procesamiento que son el FSM [51] y FoMPy. El Fluctuation Sensitivity Map (FSM) es una herramienta que sirve para generar un mapa n-dimensional de la sensibilidad del dispositivo a una cierta fuente de variabilidad. En segundo lugar, FoMPy, un paquete de software implementado durante el desarrollo de esta tesis permite la extracci´ on masiva de las figuras de m´ erito de un dispositivo semiconductor aplicando distintos criterios de extracci´ on. 18 Cap´ ıtulo 1. Introducci´ on Figura 1.2: Diagrama de flujo de la herramienta de simulaci´ on VENDES. 19 Gabriel Espi˜ neira Deus 1.5. Discusi´ on general El principal objetivo de esta tesis ha sido el desarrollo de nuevas herramientas o funcionalidades para complementar el simulador de dispositivos semiconductores VENDES. Con estas incorporaciones se pretende dotar a esta herramienta de nuevos o mejorados mecanismos de simulaci´ on para obtener resultados m´ as precisos de la operaci´ on de dispositivos de ´ultima generaci´ on. Los distintos desarrollos expuestos en este trabajo consisten en: i) mejorar la eficiencia del simulador con la paralelizaci´ on de las correcciones cu´ anticas de SCH, ii) estimar el impacto que tienen los criterios de extracci´ on sobre los resultados calculados en estudios de variabilidad y iii) caracterizar nuevos dispositivos electr´ onicos para poder comparar su rendimiento con los est´ andares actuales y proponer v´ ıas de mejora alternativas. Algunas de las finalidades de las nuevas implementaciones son su aplicaci´ on en estudios comparativos de nuevas arquitecturas propuestas para el siguiente nodo tecnol´ ogico o en estudios que estimen el impacto de distintas fuentes de variabilidad. Para comprender las contribuciones de esta tesis en el marco de las l´ ıneas de investigaci´ on previamente expuestas, a continuaci´ on se describen las principales etapas del proceso de simulaci´ on. 1.5.1. Pre-procesado El paso inicial, previo a la simulaci´ on, se trata de la generaci´ on de la malla de elementos finitos (FE) del dispositivo que se pretende estudiar. Para este proceso se ha utilizado un software CAD open-source denominado GMSH [52]. Existen diversas maneras de discretizar la geometr´ ıa de un dispositivo para su posterior simulaci´ on num´ erica. En la bibliograf´ ıa podemos encontrar varias de las opciones m´ as populares como el m´ etodo de diferencias finitas (FDM) [53] [54] [55], el m´ etodo de vol´umenes finitos (FVM) [55] o el m´ etodo de elementos finitos (FEM) [53] [54]. Dadas las dimensiones de los dispositivos cuyo funcionamiento se pretende describir de manera fiable a trav´ es de su simulaci´ on en VENDES, el m´ etodo de elementos finitos permite la resoluci´ on de las ecuaciones diferenciales necesarias para simular dispositivos de formas tridimensionales complejas con gran precisi´ on. Utilizando GMSH se define por tanto la geometr´ ıa del dispositivo que se pretende modelar y adem´ as este software nos permite definir zonas independientes, como son los contactos de fuente y drenador, la puerta o el material diel´ ectrico. De esta forma a la hora de leer la malla en la etapa de pre-procesado del simulador se le puede otorgar distintas propiedades a cada zona, como 20 Cap´ ıtulo 1. Introducci´ on pueden ser distintas concentraciones o perfiles de dopado. A partir de im´ agenes realizadas con Transmission Electron Microscopy (TEM) de los dispositivos [56] [1] [57], se puede observar su morfolog´ ıa y posteriormente con GMSH podemos modelarla. En la Fig. 1.3 se muestran varios de los dispositivos empleados a la largo de la elaboraci´ on de este trabajo durante el paso de modelado param´ etrico. Se puede ver en la imagen que los dispositivos son sim´ etricos con respecto a la direcci´ on del transporte, por lo tanto, extruyendo el plano original se genera el dispositivo tridimensional. Cabe destacar que los planos extruidos en GMSH son espec´ ıficamente los planos bidimensionales o slices en los que ser´ a resuelta la ecuaci´ on de SCH al calcular las correcciones cu´ anticas. Figura 1.3: Geometr´ ıa 3D definida en el motor CAD de GMSH de los dispositivos FinFET, GAA NW FET y GAA NS FET dispuestos de izquierda a derecha respectivamente. A continuaci´ on, el objetivo es generar una malla de tetraedros que discretice el espacio tridimensional en el que definimos el dispositivo. Para ello se aplica el algoritmo Delaunay [58] para generar la malla debido al gran n´umero de tri´ angulos que la conforman y posteriormente se optimiza con el algoritmo Netgen [59]. El resultado de la generaci´ on de las mallas de los dispositivos se puede ver en la Fig. 1.4. Cada uno de los v´ ertices de la malla que se ha generado en GMSH posteriormente se lee en el preprocesador de VENDES y en ellos se resolver´ an las ecuaciones correspondientes para obtener las caracter´ ısticas de funcionamiento del dispositivo. El siguiente paso despu´ es de generar la malla de elementos finitos es adaptarla para su lectura en el simulador. GMSH genera un archivo en el que se guardan los nodos, los elementos y las categor´ ıas f´ ısicas que se definen durante su dise˜ no. A continuaci´ on, en el simulador se cargan los nodos y dependiendo de la categor´ ıa asignada en GMSH se separan dependiendo 21 Gabriel Espi˜ neira Deus Figura 1.4: Malla tridimensional de elementos finitos renderizada en GMSH de los dispositivos FinFET, GAA NW FET y GAA NS FET dispuestos de izquierda a derecha respectivamente. de la zona a la que pertenecen: puerta, drenador, fuente, frontera, etc. Dependiendo del tipo de zona, los nodos presentan unas propiedades f´ ısicas distintas como puede ser la permitividad de un material conductor en la puerta o la de aislante en el ´ oxido de los nodos frontera. En el pre-procesado, dependiendo de la posici´ on de los nodos en la direcci´ on del transporte, se les asigna un perfil de dopado entre fuente y drenador siguiendo una f´ ormula anal´ ıtica. Finalmente, para acabar de preparar la informaci´ on de la malla para su posterior simulaci´ on se utiliza METIS [60]. Esta librer´ ıa implementa varias funcionalidades, entre las que destacan el particionamiento de mallas de elementos finitos. En VENDES, dependiendo de si la simulaci´ on se va a ejecutar en secuencial o en paralelo, METIS es capaz de realizar un particionamiento en dominios de la malla de elementos finitos para que cada uno de los dominios resultantes pueda ser ejecutado de manera distribuida y balanceada. Por otro lado, independientemente del tipo de simulaci´ on, METIS reordena la matriz resultante de la lectura de los nodos de GMSH para reducir el tama˜ no de las fronteras y minimizar las operaciones de llenado de matrices. De esta manera, tanto la cantidad de memoria utilizada como la comunicaci´ on de informaci´ on transmitida entre procesos en paralelo disminuye, algo que puede mejorar el rendimiento del simulador [37]. 1.5.2. Fuentes de variabilidad Una de las funcionalidades m´ as importantes de VENDES es que permite la simulaci´ on del efecto de fuentes de variabilidad en dispositivos semiconductores. Algunas de las fuentes de variabilidad intr´ ınsecas o de fabricaci´ on incluidas en VENDES son: i) metal grain granularity 22 Cap´ ıtulo 1. Introducci´ on (MGG)[47], ii) line edge roughness (LER) [48], iii) gate edge roughness (GER) [49] y iv) random discrete dopants (RDD) [50]. En la Fig. 1.5 se muestran algunos de los ejemplos de dispositivos de este estudio modificados para incluir fuentes de variabilidad para su posterior simulaci´ on. La variabilidad asociada a los cambios locales de la funci´ on de trabajo en la puerta del dispositivo se denomina metal grain granularity (MGG). Para modelarla se genera un mapa de funciones de trabajo aplicando una teselaci´ on de la puerta con un diagrama de Voronoi. Este proceso se realiza para emular las formas y distintos valores de orientaciones de grano que se han observado emp´ ıricamente con la t´ ecnica kelvin probe force microscopy (KPFM) [61] [62]. Los random discrete dopants son un tipo de variabilidad en la que las fluctuaciones del n´umero de dopantes y su disposici´ on no homog´ enea en el canal debido a la naturaleza discreta de la materia, produce variaciones significativas en el voltaje umbral y la corriente nominal del dispositivo. Se modelan distribuyendo los dopantes en una red at´ omica definida por la localizaci´ on de los ´ atomos que luego es trasladada a la malla de tetraedros utilizando la t´ ecnica cloud-in-cell. De esta manera se genera una nueva distribuci´ on realista en la malla de elementos finitos de la densidad de carga de portadores. La variabilidad gate edge roughness yline edge roughness se reproduce en el dispositivo de manera similar. Este proceso consiste en deformar la malla del dispositivo para generar formas realistas de los dispositivos producidas en la fabricaci´ on con m´ etodos litogr´ aficos. En la variabilidad tipo GER la deformaci´ on de la malla se produce en la direcci´ on perpendicular al transporte de portadores a lo largo de las fronteras de la puerta del dispositivo. Por otro lado, en la tipo LER se aplica la deformaci´ on en la direcci´ on paralela al transporte, afectando a todo el dispositivo. 1.5.3. Simulaci´ on num´ erica Una vez el dispositivo se ha dise˜ nado, discretizado con el m´ etodo de elementos finitos y las fuentes de variabilidad se han aplicado, est´ a listo para la resoluci´ on de las ecuaciones del modelo f´ ısico en cada uno de sus nodos. El esquema de simulaci´ on en VENDES se compone de varios modelos acoplados que se resuelven para obtener los par´ ametros necesarios en el c´ alculo de las corrientes del dispositivo como las concentraciones, el potencial electrost´ atico o el campo el´ ectrico. A continuaci´ on, se describen brevemente algunos de los pasos de la resoluci´ on de sistemas de ecuaciones m´ as importantes. 23 Gabriel Espi˜ neira Deus Figura 1.5: Diagramas de las distintas fuentes de variabilidad recogidas en este trabajo aplicadas a (arriba) un GAA NW FET de 10 nm de longitud de puerta y a (abajo) un FinFET de silicio de longitud de puerta de 10.7 nm. Ecuaci´ on de Poisson Dentro de un dispositivo semiconductor se utiliza la ecuaci´ on de Poisson que relaciona el potencial electrost´ atico 𝜓con la distribuci´ on de cargas: ∇·∇𝜓=𝑞 𝜖· (𝑝−𝑛+𝑁+ 𝐷−𝑁− 𝐴)(1.1) en donde 𝑛es la densidad de electrones, 𝑝la de huecos, 𝑁+ 𝐷−𝑁− 𝐴son las concentraciones de cargas fijas, 𝜖el tensor de permitividad del material despreciando fuerzas mec´ anicas y 𝑞la carga del electr´ on. A partir de la ecuaci´ on 1.1 se puede calcular el potencial electrost´ atico en cada nodo de la malla de tetraedros tridimensional. El par´ ametro del potencial puede ser luego utilizado para resolver un modelo de transporte como la ecuaci´ on de continuidad o MC con el que se obtiene su densidad de corriente correspondiente. Modelos de transporte Una vez obtenido el potencial electrost´ atico que afecta a los portadores del dispositivo es posible calcular la corriente que provoca con varios modelos de transporte. En VENDES se incluyen dos de los m´ as com´unmente utilizados: la ecuaci´ on de continuidad [63] y el m´ etodo de Monte Carlo [64]. Uno de los m´ as com´unmente utilizados para resolver el esquema de arrastre y difusi´ on es la resoluci´ on de la ecuaci´ on de continuidad. Esta ecuaci´ on describe que, 24 Cap´ ıtulo 1. Introducci´ on si existe un cambio en la densidad de carga del dispositivo, debe ser la diferencia entre el flujo de portadores que entra y el flujo que sale, m´ as los procesos de generaci´ on y menos los de recombinaci´ on, cumpliendo as´ ı el principio de conservaci´ on de la masa. La ecuaci´ on de transporte sigue la forma: 𝑞𝜕𝜌 𝜕𝑡 +∇® 𝐽=0,(1.2) donde 𝑞es la carga del electr´ on, 𝜌es la densidad de carga y ® 𝐽=® 𝐽𝑛+® 𝐽𝑝la corriente de electrones y huecos. En esta definici´ on se asume que las cargas fijas son inm´ oviles (𝜕𝐶/𝜕𝑡 =0). La ecuaci´ on 1.2 puede separarse por las contribuciones de electrones y huecos en dos ecuaciones independientes en las que se tiene en cuenta la generaci´ on y recombinaci´ on: ∇® 𝐽𝑛−𝑞𝜕 𝜕𝑡 𝑛=𝑞𝑅, (1.3) ∇® 𝐽𝑝+𝑞𝜕 𝜕𝑡 𝑝=−𝑞𝑅, (1.4) donde R se define como el ratio de generaci´ on-recombinaci´ on que en VENDES se considera 0 por defecto. Este t´ ermino tiene en cuenta que los electrones y huecos no solo aparecen o desaparecen. El proceso de generaci´ on-recombinaci´ on es complementario, cuando se genera un electr´ on se crea un hueco adicional. Debido a las cargas opuestas de los portadores, los signos de los t´ erminos asociados a los cambios en la carga cambian entre electrones y huecos. Partiendo de que la densidad de corriente de las part´ ıculas cargadas es el producto de la constante de carga por part´ ıcula (𝑞), la concentraci´ on de portadores (𝑛y𝑝) y la velocidad promedio o de arrastre ( ®𝑣𝑛y®𝑣𝑝) escribimos las siguientes ecuaciones: ® 𝐽𝑛=−𝑞·𝑛· ®𝑣𝑛,(1.5) ® 𝐽𝑝=𝑞·𝑝· ®𝑣𝑝,(1.6) La principal inc´ ognita de estas ecuaciones es obtener la informaci´ on sobre la velocidad de arrastre que depende del campo el´ ectrico y la concentraci´ on de portadores, la cual puede describirse con la ecuaci´ on de transporte de Boltzman. Para resolver este esquema distintas asunciones deben ser aplicadas como que al calcular las fuerzas sobre los portadores se desprecia el t´ ermino de inducci´ on, que la probabilidad de scattering es independiente de las fuerzas externas o que la temperatura de la red es constante. Eventualmente se llega a 25 Gabriel Espi˜ neira Deus (RMS, Δ) de las desviaciones y ii) la longitud de correlaci´ on (CL, Λ). El primero representa la desviaci´ on media de cada perfil y depende del proceso de fabricaci´ on del dispositivo empleado, el segundo, cuantifica la anchura del filtro Gaussiano utilizado en la generaci´ on de los perfiles. Los valores t´ ıpicos utilizados para ΔyΛoscilan entre 1 nm y 3 nm como se observa de manera experimental [38] [57] [65] . El proceso general de aplicaci´ on de la deformaci´ on GER en los nodos de la puerta de un dispositivo semiconductor FinFET puede verte en la Fig. 1.6. Para poder deformar la puerta del transistor, los nodos tridimensionales de la malla de elementos finitos que corresponden a la frontera de la puerta son seleccionados y se les aplica una parametrizaci´ on de sus coordenadas para calcular su correspondencia en un plano 2D. Con las coordenadas bidimensionales de los nodos, primero se generan los perfiles de la deformaci´ on GER y a continuaci´ on se utilizan para modificar las coordenadas de los nodos en la direcci´ on del transporte. Finalmente, se realiza la operaci´ on inversa a la parametrizaci´ on para recuperar las coordenadas 3D modeladas como los perfiles de deformaci´ on. Figura 1.6: Descripci ´ on del proceso de aplicaci´ on de perfiles GER: a) lectura de las coordenadas tridimensionales de los nodos de la puerta, b) parametrizaci´ on de las coordenadas a un sistema bidimensional, c) generaci´ on de perfiles de deformaci´ on (∆), d) aplicaci´ on de la deformaci´ on perpendicular al transporte y e) recuperaci´ on de las coordenadas tridimensionales deformadas. Inicialmente en el dispositivo no deformado el conjunto de puntos de la puerta tienen tres dimensiones. Para poder aplicar la deformaci´ on, se realiza una parametrizaci´ on del conjunto para disponer de la puerta en un plano bidimensional. Para cada punto del conjunto de nodos de la puerta se aplica un desplazamiento positivo o negativo en la direcci´ on del transporte. 32 Cap´ ıtulo 1. Introducci´ on Finalmente se mapean los nodos desplazados en la puerta del dispositivo tridimensional. El esquema de modelado y simulaci´ on de GER descrito anteriormente presenta adem´ as la posibilidad de cuantificar la sensibilidad espacial que tiene cada dispositivo. A diferencia de la generaci´ on aleatoria de perfiles que emulan un proceso de etching o grabado realista en el dispositivo, se pueden generar perfiles sint´ eticos con deformaciones abruptas puntuales para estudiar el impacto que un efecto localizado tiene sobre las figuras de m´ erito. De manera sistem´ atica se pueden simular perfiles sint´ eticos a lo largo de toda la longitud de puerta, de tal manera que, si en una simulaci´ on ha habido mayor variaci´ on de las figuras de m´ erito, la variabilidad GER en ese caso, estar´ a afectando en la zona m´ as sensible del dispositivo. Una representaci´ on tridimensional de este tipo de estudio puede verse en la Fig. 1.7. Para el Si FinFET de 10.7 nm de longitud de puerta simulado en [76] cuando la deformaci´ on GER afecta en mayor medida a la zona de altura media de la puerta (MG) las figuras de m´ erito extra´ ıdas (𝐼OFF y𝑉TH) presentan una mayor variaci´ on, traduci´ endose en deterioro del rendimiento. Figura 1.7: (Izquierda) Representaci´ on 3D de un Si FinFET de 10.7 nm de longitud de puerta en el que se ha aplicado un perfil sint ´ etico GER. (Derecha) Sensibilidad espacial del FinFET al GER aplicado en los bordes laterales de la puerta y su efecto en 𝑉TH e𝐼OFF con 𝑉D,sat =0.70 V. Los resultados se representan en unidades arbitrarias dado que han sido normalizados por las figuras de m´ erito del dispositivo no deformado, cuya sensibilidad ha sido fijada en 0. TG, MG y BG hacen referencia a las partes superior, media e inferior de la puerta del transistor con respecto al eje vertical z respectivamente. En [49] se present´ o un estudio del impacto de la variabilidad tipo GER en un Si FinFET y un GAA NW FET de caracter´ ısticas similares para comparar la sensibilidad de ambas arquitecturas. En la Fig. 1.8 se puede comprobar la aplicaci´ on de la variabilidad GER sobre la malla de elementos finitos. 33 Gabriel Espi˜ neira Deus Figura 1.8: Deformaci´ on tipo GER aplicada a unos dispositivos (izquierda) FinFET [56]y (derecha) GAA NW FET [38]. En el esquema superior se muestra una visualizaci´ on aumentada de la malla de elementos finitos. F, P y D hacen referencia a los contactos de fuente, puerta y drenador, respectivamente. Adaptada con permiso desde [76]. Copyright © 2019, IEEE. Paralelizaci´ on de SCH Otra mejora que se ha desarrollado en VENDES ha sido la adaptaci´ on de las rutinas del algoritmo de SCH que incluye correcciones cu´ anticas en las simulaciones. Antes de la realizaci´ on de este trabajo, el flujo de ejecuci´ on completo de VENDES se encontraba paralelizado a excepci´ on de la resoluci´ on de la ecuaci´ on de SCH. De esta manera, para realizar estudios de variabilidad en los que se necesita un gran n´umero de simulaciones, solo exist´ ıa la posibilidad de utilizar el esquema de simulaci´ on DD+DG de forma paralela, dado que la ejecuci´ on de DD+SCH tendr´ ıa un tiempo de computaci´ on muy elevado al solo poder simularse de forma secuencial. Adicionalmente, exist´ ıa gran inter´ es en paralelizar las rutinas de SCH por ser autoconsistentes, a diferencia del esquema DD+DG que requiere de la calibraci´ on previa de la masa de los portadores. Adem´ as, como se ha mencionado previamente, la calibraci´ on de DD+DG puede perder su validez en dispositivos de diferentes morfolog´ ıas o caracter´ ısticas. En la Fig. 1.9 se muestra un diagrama de flujo del funcionamiento general del algoritmo de SCH con el que se calcula la correcci´ on cu´ antica del potencial de Poisson. El primer paso de la rutina de SCH es la lectura de la malla tridimensional de elementos finitos definida en GMSH. Llegados a este punto en la simulaci´ on, la malla posee el potencial cl´ asico calculado durante la resoluci´ on de Poisson. Con los datos geom´ etricos de la malla, se itera sobre todos los nodos de la malla y se extraen los cortes 2D transversales a la direcci´ on 34 Cap´ ıtulo 1. Introducci´ on del transporte en las coordenadas definidas por el usuario, generando una nueva malla 2D. A continuaci´ on, utilizando los nodos de la malla 3D y sus proyecciones en la malla 2D se construyen los polinomios de interpolaci´ on. La siguiente fase de las rutinas de SCH consisten en la creaci´ on de las matrices de rigidez y masas concentradas necesarias para la resoluci´ on del problema con el m´ etodo de elementos finitos. Para la resoluci´ on del sistema se utiliza una librer´ ıa externa que calcula los autovalores y autovectores. Con estos se calcula el valor de la concentraci´ on cu´ antica en todos los nodos de la malla 2D de SCH que luego son interpolados a todos los nodos de la malla 3D. Finalmente, con la concentraci´ on cu´ antica incorporada en la malla original se calcula la correcci´ on del potencial que se aplica al potencial cl´ asico para una nueva resoluci´ on de la ecuaci´ on de Poisson. Detalles adicionales del proceso de resoluci´ on de la ecuaci´ on de SCH pueden encontrarse en [45] [43]. Figura 1.9: Diagrama de flujo de la rutina de SCH dentro de VENDES. Para reducir la intensidad computacional de la resoluci´ on tridimensional de la ecuaci´ on de SCH, el problema se resuelve en cortes transversales bidimensionales, tambi´ en denominados slices, para su posterior interpolaci´ on a toda la malla tridimensional (v´ ease Fig. 1.10). De esta 35 Gabriel Espi˜ neira Deus manera se aprovecha la simetr´ ıa cil´ ındrica del dispositivo, manteniendo la precisi´ on de los resultados. La principal dificultad en la paralelizaci´ on del algoritmo de resoluci´ on de SCH es la colocaci´ on de las fronteras entre dominios. Si los nodos o elementos de esas slices son compartidos entre varios procesos en algunas de las subrutinas de resoluci´ on o interpolaci´ on, entonces es necesario realizar comunicaciones entre procesos. Sin embargo, considerando el n´umero de nodos y la informaci´ on con la que trabaja el simulador, la comunicaci´ on adicional de sincronizaci´ on tras cada iteraci´ on puede provocar un overhead considerable ralentizando la ejecuci´ on. Figura 1.10: Representaci´ on del proceso de dise˜ no y resoluci´ on del algoritmo de SCH en un GAA NW FET. Las distintas partes de la rutina consisten en: a) construir la malla 3D FE definiendo la geometr´ ıa, b) generar con el algoritmo Delaunay la malla de tetraedros y c) resolver la ecuaci´ on de SCH en una malla de cortes 2D perpendiculares al transporte para su posterior interpolaci´ on. En d) se puede observar la geometr´ ıa 2D de la malla de tri ´ angulos de un corte. Es por ello que el primer paso a la hora de afrontar la paralelizaci´ on del problema fue estudiar el proceso de particionamiento en dominios de la malla de elementos finitos. Para poder paralelizar el simulador tenemos que generar una malla dividida en varios subdominios 36 Cap´ ıtulo 1. Introducci´ on que puedan ser resueltos de manera independiente. Por tanto, tomando como base la malla generada en GMSH y alterando lo menos posible la estructura de datos de VENDES, el objetivo es particionar la malla 3D FE para que pueda ser resuelta en el simulador, incluyendo la rutina paralela de SCH. Tradicionalmente se ha usado la librer´ ıa de particionamiento METIS [60], que a trav´ es del algoritmo de descomposici´ on multinivel k-way descompone mallas de elementos finitos. Primero convierte la malla de GMSH en un grafo que muestra todas las conexiones de los nodos, y a continuaci´ on, METIS reordena el grafo para generar un nuevo esquema que disminuye el tama˜ no de las fronteras y reduce el n´umero de operaciones con llenado de matrices mejorando el rendimiento [37]. Sin embargo, METIS descompone en subdominios sin una frontera regular y, dado que la resoluci´ on de SCH se realiza sobre cortes 2D de la malla perpendiculares al transporte, en ciertas ocasiones estos cortes no forman parte en su totalidad de un ´unico subdominio forzando la comunicaci´ on entre procesos. Existen dos opciones evidentes para la paralelizaci´ on: o bien realizar las comunicaciones entre procesos para que cada subdominio tenga la informaci´ on de los cortes al completo o bien realizar un particionamiento de tal manera que los cortes 2D completos est´ en siempre contenidos en un proceso. En la Fig. 1.11 se muestran los cuatro tipos de particionamiento que se consideraron inicialmente, o bien utilizando METIS, o dividiendo los dominios paralelamente a las tres dimensiones del espacio (x, y, z). Se han realizado mediciones de los tiempos de simulaci´ on en VENDES cuando es ejecutado de manera distribuida con MPI y con 4 procesos con los distintos tipos de particionamiento propuestos utilizando solo el modelo DD. Los tiempos de resoluci´ on de una curva 𝐼D−𝑉Gcompleta hasta 𝑉G= 1.0 V usando el esquema DD var´ ıan hasta un 18 % dependiendo del tipo de particionamiento. Cabe destacar que la simulaci´ on con particionamiento tipo z-axis produce los mejores resultados, seguida muy de cerca por el tipo y-axis, lo cual es debido a que el particionamiento paralelo al transporte de electrones obtiene la convergencia de la resoluci´ on de las ecuaciones en un menor tiempo, aunque aumenta las necesidades de comunicaci´ on. En este esquema de paralelizaci´ on se ha optado por el tipo x-axis, realizando un particionamiento por bloques de la malla, en el que se divide de manera vertical, concretamente por las coordenadas de los planos 2D definidos por el usuario, al ser este esquema el m´ as compatible con la resoluci´ on actual en VENDES. De esta manera, se distribuye la carga de manera balanceada en la que cada proceso resuelve un n´umero similar de cortes. Adicionalmente, la 37 Gabriel Espi˜ neira Deus slice que divide los dominios se ha duplicado y es resuelta por los dos procesos adyacentes para as´ ı evitar la comunicaci´ on. Se ha tomado esta decisi´ on teniendo en cuenta que para una simulaci´ on completa de una malla de GAA-NW FET con aproximadamente 100k nodos, se resuelve 164 veces la rutina de SCH, y si las slices fueran compartidas entre procesos despu´ es de cada resoluci´ on, el overhead de comunicaci´ on y sincronizaci´ on es m´ as elevado que la propia resoluci´ on. Figura 1.11: Tipos de particionamiento propuestos para su posterior simulaci´ on en VENDES con el esquema DD+SCH paralelo. Adem´ as de la descomposici´ on en dominios, la malla dividida debe ser compatible con la estructura de VENDES. En el simulador los nodos de la malla pueden ser de tres tipos: i) nodos internos (nodos que pertenecen a un dominio que solo tienen conexi´ on con los nodos del mismo dominio), ii) nodos frontera internos (nodos que pertenecen a un dominio y est´ an conectados con nodos internos y nodos del dominio vecino) y iii) nodos frontera externos (nodos que est´ an conectados a nodos del dominio, pero pertenecen a un dominio adyacente). Una explicaci´ on visual de esta estructura se muestra la en Fig. 1.12. En el preprocesador de VENDES, la malla original se convierte en un grafo, a continuaci´ on, se divide el grafo en dominios, y posteriormente se realiza un reordenamiento de los nodos en los tres tipos: internos, frontera internos e frontera externos. Esta nueva agrupaci´ on se ve traducida en la generaci´ on de las matrices que contienen los datos de los nodos, tambi´ en relacionada con el orden de acceso de la informaci´ on en nodos internos, frontera internos y frontera externos. Con el fin de explicar este proceso se muestra en la Fig. 1.12 una regi´ on formada por 9 nodos que se divide en dos dominios. Utilizando 38 Cap´ ıtulo 1. Introducci´ on Figura 1.12: (Arriba) Matriz de datos sin particionar con la numeraci ´ on global. (Abajo) Ejemplo de particionamiento de los datos en dos dominios, reorganiz ´ andolos de la siguiente manera: i) nodos internos, ii) nodos frontera internos y iii) nodos frontera externos. Los nodos del subdominio 0 se muestran en color azul y los del subdominio 1 en color verde. la numeraci´ on original de la malla sin particionar (arriba), en el primero de los dominios los nodos internos son (1,4) y los nodos frontera internos son (2, 5, 7). En el segundo dominio el ´unico nodo interno es el (9), y los nodos frontera internos (3, 6, 8). En este ejemplo al solo haber dos dominios, los nodos frontera internos del dominio 1, se corresponden con los nodos frontera externos del dominio 2 y viceversa. La matriz correspondiente en la que se guardan los datos de los nodos en formato matricial puede verse en la Fig. 1.13. La posici´ on de las entradas de la matriz que son distintos de cero donde est´ an las X, hace referencia a las conexiones de los nodos, siendo la numeraci´ on de las filas y columnas la numeraci´ on global de los nodos conectados por aristas. Al dividir en dos dominios, se modifica la numeraci´ on de los nodos, tal y como queda en la Fig. 1.12 (abajo), y su representaci´ on matricial en la Fig. 1.13 (derecha). Durante el reordenamiento, en los dominios son a˜ nadidos datos adicionales, que se corresponden a los nodos frontera externos de la numeraci´ on global, provenientes del procesador vecino. Debemos por lo tanto diferenciar entre dos tipos de numeraciones de nodos, la nume39 Gabriel Espi˜ neira Deus Figura 1.13: Ejemplo de descomposici´ on en dominios de una matriz con el proceso utilizado en la resoluci´ on de ecuaciones en VENDES. (Izquierda) Matriz de la malla original sin particionar, en la que la intersecci´ on de las filas con las columnas muestra que existe una arista conectando los nodos con esa numeraci´ on. (Derecha) Matriz descompuesta en dos dominios con una nueva numeraci´ on local tras el reordenamiento de los nodos. Las X corresponden a entradas de la matriz que son distintos de cero con el ´ ındice global que poseen los nodos del dominio. raci´ on global original de la malla sin particionar, y la nueva numeraci´ on local designada para la nueva tipolog´ ıa de nodos de cada subdominio. En el siguiente paso de resoluci´ on de los sistemas, estos datos externos se sincronizan entre los procesadores vecinos siguiendo el esquema aditivo de Schwarz [37]. Aprovechando la duplicidad de datos en la frontera de los subdominios ya implementada en VENDES, se han escogido los nodos de las slices frontera de manera espec´ ıfica para que sean los nodos frontera externos seg´un el ´ ındice de numeraci´ on global. De esta forma, todos los nodos de los subdominios se encuentran contenidos entre dos slices, imprescindible para poder realizar la interpolaci´ on de los valores de la concentraci´ on cu´ antica. Tras adaptar la malla tridimensional a la nueva malla 2D distribuida de SCH comienza la etapa de resoluci´ on. En primer lugar, se resuelve la ecuaci´ on de Poisson para obtener una soluci´ on inicial aproximada. Tanto las coordenadas geom´ etricas de la malla como el potencial electrost´ atico cl´ asico son los argumentos de entrada de SCH. Con las coordenadas geom´ etricas de los nodos de la malla 2D se construyen las matrices de rigidez y de masas concentradas, utilizando el m´ etodo de Garlekin para la resoluci´ on de ecuaciones diferenciales parciales [69][68][67]. A continuaci´ on, comienza la construcci´ on de la matriz de interpolaci´ on para calcular el potencial cu´ antico en cada uno de los nodos de la malla 3D una vez obtenida la soluci´ on 2D. Para ello, dependiendo del n´umero de slices contenidas en cada proceso, se escoge el tipo 40 Cap´ ıtulo 1. Introducci´ on de interpolaci´ on: c´ubica, cuadr´ atica o lineal. Una descripci´ on visual de la interpolaci´ on de la concentraci´ on cu´ antica se muestra en la Fig. 1.14. En las slices de SCH se resuelve el problema de autovalores obteniendo en cada nodo de la malla 2D su valor de 𝑛𝑠𝑐. A continuaci´ on, se realiza la proyecci´ on de las coordenadas de un nodo 3D en el que se quiere obtener la densidad cu´ antica sobre las slices vecinas. En los elementos en los que se encuentre la proyecci´ on, con las funciones de forma del m´ etodo de elementos finitos, se calculan unos determinados coeficientes, con los que se construye la matriz de interpolaci´ on y los polinomios de Lagrange. Figura 1.14: Descripci ´ on del proceso de interpolaci´ on de la densidad cu ´ antica 𝑛𝑠𝑐 en los nodos de la malla tridimensional. (Izquierda) Proyecciones del nodo 3D sobre los elementos 2D que poseen la informaci´ on de la concentraci´ on cu ´ antica (𝑛𝑠𝑐 ). (Derecha) Con las funciones de forma de elementos finitos se obtiene el valor de 𝑛𝑠𝑐 en los puntos proyectados (𝑦2𝐷,𝑖 ,𝑧2𝐷,𝑖 ,𝑖=1, ..., 4) para posteriormente interpolar el valor de 𝑛𝑠𝑐 en el nodo 3D. Despu´ es de montar el sistema de elementos finitos, los autovalores y autovectores del sistema de matrices son calculados con la librer´ ıa de Fortran EB13 [70]. Con la soluci´ on de los autovalores se calcula el potencial cu´ antico para cada uno de los nodos de la malla 2D y con la matriz de interpolaci´ on local generada en el paso anterior, cada uno de los procesos realiza la interpolaci´ on de manera independiente obteniendo el potencial cu´ antico de la malla 3D. Por ´ultimo, tras calcular la correcci´ on cu´ antica, esta se comparte con la estructura de datos utilizada por el simulador para reiterar sobre los sistemas de ecuaciones con el nuevo potencial corregido. Durante la adaptaci´ on de la paralelizaci´ on se ha detectado una limitaci´ on derivada de la interpolaci´ on. Si se intenta dividir el dispositivo en un gran n´umero de procesadores para 41 Gabriel Espi˜ neira Deus se quiere estudiar, existen ciertas m´ etricas denominadas figuras de m´ erito (FoM) que se pueden extraer de la curva para estimar la velocidad, la eficiencia o el rendimiento del transistor. En este contexto, para estudiar un solo dispositivo hay que varios par´ ametros para cuantificar sus caracter´ ısticas, lo que en estudios de variabilidad se multiplica por cientos o miles. Para simplificar este proceso durante esta tesis se comenz´ o el desarrollo de FoMPy [41], una herramienta que permite automatizar todo el proceso de post-procesado desde la importaci´ on de los datos, el c´ alculo de las FoMs con m´ultiples m´ etodos, la interpolaci´ on y el suavizado de las curvas a la visualizaci´ on de los resultados. Figura 1.19: Curvas 𝐼D−𝑉Gsimuladas a 𝑉D,sat =0.70 V (l´ ınea con cuadrados verdes) y 𝑉D,lin = 0.05 V (l´ ınea con c´ ırculos azules) en las que se han extra´ ıdo a modo de ejemplo algunas de las figuras de m´ erito m ´ as com´ unmente utilizadas: 𝑉TH,𝑆𝑆,𝐼OFF,𝐼ON y DIBL. En la Fig. 1.19 se muestra una descripci´ on visual de las figuras de m´ erito m´ as com´unmente empleadas para caracterizar la operaci´ on de un dispositivo semiconductor que han sido incluidas en FoMPy. Una explicaci´ on detallada de lo que describe cada una de las FoM, as´ ı como una definici´ on general de su extracci´ on se expone a continuaci´ on: Voltaje umbral (𝑉TH): se trata del voltaje que es necesario aplicar a la puerta (𝑉G) para 48 Cap´ ıtulo 1. Introducci´ on que exista un cierto nivel de corriente entre los contactos de fuente y el drenador del dispositivo. En un dispositivo digital que trabaja con estados de encendido y apagado (0 y 1) el voltaje umbral es el punto en el que se realiza la transici´ on entre estados y, por tanto, describe la velocidad, la eficiencia y el rendimiento del dispositivo. Adem´ as, algunas de las definiciones de otras figuras de m´ erito son expl´ ıcitamente dependientes del valor del voltaje umbral, haciendo que este par´ ametro sea uno de los principales descriptores del funcionamiento de un transistor. Sub-threshold swing (SS): Describe el comportamiento exponencial del dispositivo por debajo del voltaje umbral. El rendimiento de un dispositivo MOSFET est´ a limitado por el voltaje t´ ermico (𝑘𝐵𝑇/𝑞), el cual produce un m´ ınimo te´ orico del valor de SS de 60 mV/dec [4]. En escala logar´ ıtmica, la curva 𝐼D−𝑉Gse vuelve lineal en la zona subumbral. Este comportamiento se describe con el par´ ametro rec´ ıproco al sub-threshold swing, denominado pendiente sub-umbral o sub-threshold slope que mide la pendiente de la regi´ on en mV/dec. Valores reducidos de SS indican un buen control del canal, lo que suele implicar menores p´ erdidas y un consumo energ´ etico m´ as eficiente. Corriente de apagado (𝐼OFF): Es la corriente que fluye por el contacto de drenador cuando se aplica un voltaje en la puerta de 𝑉G=0.0 V. Corriente de encendido (𝐼ON): La corriente de encendido se define como la corriente que circula por el contacto de drenador cuando el voltaje de puerta es 𝑉G=𝑉D+𝑉TH, siendo 𝑉Del voltaje en drenador y 𝑉TH el voltaje umbral. 𝐼ON/𝐼OFF ratio: Es la raz´ on entre la corriente de apagado y encendido, y describe el rendimiento de dispositivos electr´ onicos ya que relaciona el comportamiento de la zona sub-umbral y de saturaci´ on, especialmente importante en electr´ onica digital. Drain induced barrier lowering (DIBL): A medida que los transistores son escalados, el potencial sobre los portadores en el dispositivo se ve reducido, permitiendo que algunos sobrepasen la barrera de potencial entre fuente y drenador provocando efectos de canal corto (SCE). El DIBL es la medida de este efecto, y viene dado por la f´ ormula: 𝐷𝐼𝐵𝐿 =−𝑉D,sat TH −𝑉D,lin TH 𝑉D,sat −𝑉D,lin ,(1.20) 49 Gabriel Espi˜ neira Deus donde 𝑉D,sat TH y𝑉D,lin TH son los valores de 𝑉TH en 𝑉D,sat y𝑉D,lin. Estos dos ´ultimos par´ ametros hacen referencia a los voltajes de drenador a polarizaciones altas y bajas respectivamente. En la bibliograf´ ıa aparecen definidas una gran variedad de t´ ecnicas para calcular las figuras de m´ erito basadas en caracter´ ısticas geom´ etricas de la curva, f´ ısicas que rigen el comportamiento del transistor o simplemente un valor arbitrario predefinido. Diversos estudios analizan numerosos m´ etodos de extracci´ on de las FoM para MOSFETs [34] [77] [78] [79], TFETs [35] o FinFETs [49]. Sin embargo, entre la multitud de criterios y dispositivos, ninguno de ellos destaca como el mejor candidato para la caracterizaci´ on del rendimiento de la siguiente generaci´ on de dispositivos. En este contexto es necesario investigar el efecto que tienen las t´ ecnicas de extracci´ on de las FoM sobre los resultados simulados para los distintos dispositivos. FoMPy incluye algunos de los criterios de extracci´ on de las figuras de m´ erito m´ as com´unmente empleados y analizados en la bibliograf´ ıa [34] [35] [79] [50] [72]. En FoMPy, la extracci´ on del voltaje umbral en dispositivos semiconductores se realiza utilizando las siguientes metodolog´ ıas : Second Derivative (SD): Es uno de los principales m´ etodos de extracci´ on del voltaje umbral consiste en escoger el valor de 𝑉TH como el valor de 𝑉Gen el que la derivada de la transconductancia (𝑔𝑚=𝑑𝐼𝐷 𝑑𝑉𝐺) es m´ axima. Este m´ etodo puede presentar inestabilidad con respecto a otros debido a que la diferenciaci´ on sucesiva amplifica el ruido. Para reducir este error y mejorar la fiabilidad del m´ etodo se pueden aplicar t´ ecnicas de ajuste y suavizado a los datos [80]. En el caso de saturaci´ on se aplica un enfoque distinto, en donde en vez de la segunda derivada se aplica la segunda derivada de la ra´ ız cuadrada de la corriente [80] [81]. Constant Current (CC): Se trata del m´ etodo m´ as sencillo y m´ as ampliamente utilizado para extraer el valor de 𝑉TH [34] [65]. Consiste en escoger 𝑉TH en el voltaje de puerta que corresponde a una corriente de drenador predefinida (𝐼D). Por ejemplo, un criterio de corriente popular es el propuesto por Tsuno et al. [82] para MOSFETs, posteriormente adaptado para NWs por Tiwari et al. [83] en el que la corriente constante en drenador se fija a 100nAx(Wm/Lm), siendo WmyLmel per´ ımetro y la longitud del canal, respectivamente. Existen otros criterios como el definido por Wu et al [84] que define la corriente constante en drenador como 300nAx(Wm/Lm). La limitaci´ on principal de este criterio es la arbitrariedad a la hora de escoger un valor de corriente constante, 50 Cap´ ıtulo 1. Introducci´ on que puede llevar a resultados poco consistentes [36]. Para mejorar la fiabilidad de este m´ etodo Bazigos et al. [85] y Zhou et al. [86] proponen combinar el m´ etodo de CC con otros que se basen en criterios f´ ısicos, como el cambio en la transconductancia en el m´ etodo SD. Linear Extrapolation (LE): Esta t´ ecnica de extracci´ on se basa en la extrapolaci´ on de la curva 𝐼D−𝑉Gen la regi´ on lineal hasta el punto ID=0. El valor de 𝑉Gque corta la recta extrapolada se escoge como 𝑉TH. El punto de la curva en el que se define la regi´ on lineal para la extrapolaci´ on se escoge en el punto de m´ axima pendiente, calculado con la segunda derivada. Dado que este m´ etodo depende del c´ alculo de la SD, peque˜ nos errores en el c´ alculo de la transconductancia m´ axima pueden amplificarse al ser extrapolados. Igual que en el m´ etodo de la SD, la ra´ ız cuadrada de la corriente se emplea en el caso de saturaci´ on. Third Derivative (TD): Este m´ etodo funciona de manera similar a la extracci´ on con la segunda derivada. 𝑉TH en esta t´ ecnica de extracci´ on se escoge para el voltaje de puerta en el que la tercera derivada (𝑑3𝐼𝐷 𝑑𝑉3 𝐺 ) tiene un m´ aximo. Las limitaciones de este m´ etodo son superiores a las del SD, presentando menor fiabilidad en los resultados [36]. Otro problema es la falta de consistencia con el m´ etodo de SD, dado que el extremo de la funci´ on de la tercera derivada no puede coincidir con el de la segunda derivada. De manera equivalente al m´ etodo de SD, se define un m´ etodo distinto en el caso de saturaci´ on, en donde se utiliza la tercera derivada de la ra´ ız cuadrada de la corriente (𝑑3𝐼0,5 𝐷 𝑑𝑉3 𝐺 ) [80] [81]. Cross Extrapolation (CE): Este m´ etodo consiste en la extrapolaci´ on de la zona lineal y la zona ON. Cuando las dos rectas se cruzan se toma el valor de 𝑉Gcomo 𝑉TH. Esta t´ ecnica es una simplificaci´ on del m´ etodo presentado en [87]. Normalmente los valores extra´ ıdos por este criterio son mayores que los obtenidos por los otros m´ etodos. De manera similar que con el m´ etodo LE, la extrapolaci´ on en el caso lineal y de saturaci´ on puede amplificar errores en la elecci´ on de estos puntos, aunque se trata de un m´ etodo muy robusto frente a ruido de simulaci´ on. Transconductance Ratio (TCR): Para obtener el voltaje umbral con este m´ etodo se calcula el siguiente ratio: 𝑇𝐶𝑅 =𝑔𝑚 𝐼𝐷 (1.21) 51 Gabriel Espi˜ neira Deus 𝑉TH se define como el valor de 𝑉Gen el que el ratio tiene la mayor pendiente negativa, calculado con la derivada del ratio (𝑑𝑇𝐶𝑅/𝑑𝑉𝐺) [34] [88] [78]. Una descripci´ on visual de los m´ etodos de extracci´ on de 𝑉TH se pueden observar en la Fig. 1.20. Figura 1.20: M´ etodos de extracci´ on de 𝑉TH implementados en la herramienta FoMPy. (Arriba) Second Derivative (SD), Constant Current (CC) y Linear Extrapolation (LE). (Abajo) Third Derivative (TD), Cross Extrapolation (CE) y Transconductance Ratio (TCR). Las curvas 𝐼D−𝑉Gse han representado con l´ ıneas s´ olidas azules, mientras que para las t´ ecnicas de extracci´ on de 𝑉TH se han empleado l´ ıneas discontinuas. Como se comentaba anteriormente, de entre la multitud de m´ etodos definidos y empleados en la bibliograf´ ıa para transistores como el MOSFET, el FinFET o los TFET, ninguno destaca para ser el est´ andar en la siguiente generaci´ on de dispositivos semiconductores. Escasa investigaci´ on se ha realizado previa a la publicaci´ on de los trabajos que se presentan a continuaci´ on acerca del efecto que tienen las fuentes de variabilidad en la extracci´ on de las figuras de m´ erito, especialmente en estudios de variabilidad en los que toda la distribuci´ on de cada par´ ametro se ve afectada. A continuaci´ on se presentan los resultados de un estudio del impacto que tienen los m´ etodos de extracci´ on SD, CC, LE y TD en un FinFET ideal y afectado por RDD. La simulaci´ on ha sido realizada con el esquema de simulaci´ on DD+DG y 𝑉D,lin =0.05 V. Durante el desarrollo de FoMPy se han tomado varias decisiones en lo relativo al c´ alculo y precisi´ on de los resultados. Por ejemplo, cuando se simula una curva 𝐼D−𝑉Gcon VENDES, 52 Cap´ ıtulo 1. Introducci´ on Tabla 1.2: Resultados del voltaje umbral 𝑉TH [V]para un Si FinFET de 10.7 nm de longitud de puerta simulado a 𝑉D,lin= 0.05 V para distintos pasos de simulaci´ on del voltaje de puerta [V]. Estos valores han sido extra´ ıdos con los m´ etodos implementados en FoMPy. Para cada caso se indica el tiempo de simulaci´ on de la curva 𝐼D−𝑉Gcompleta. Paso sim. SD CC LE TD Tiempo [V] [V] [V] [V] [V] [horas] 0.001 0.273 0.272 0.244 0.219 48 0.005 0.273 0.272 0.244 0.222 13 0.010 0.273 0.272 0.244 0.222 6.0 0.050 0.273 0.272 0.244 0.218 2.0 0.070 0.281 0.271 0.248 0.216 1.3 el usuario define el paso de simulaci´ on, es decir, fija los valores del voltaje de puerta para los cuales se calcula la densidad de corriente. Debido a que algunas de las figuras de m´ erito dependen de par´ ametros geom´ etricos o del c´ alculo de un m´ aximo, el grado de discretizaci´ on de la curva 𝐼D−𝑉Gafecta a los resultados. La soluci´ on directa ser´ ıa aumentar el n´umero de puntos simulados, sin embargo, esto aumenta considerablemente el tiempo de simulaci´ on. En la Tabla 1.2 se compara como afecta el paso de simulaci´ on a la habilidad de obtener el valor de 𝑉TH en cada una de las t´ ecnicas de extracci´ on utilizadas en este trabajo. Los m´ etodos SD, CC y LE utilizando un paso menor o igual que 0.05 V son capaces de obtener el mismo resultado que con el paso de simulaci´ on m´ as preciso, permitiendo reducir el tiempo de simulaci´ on en un factor 24. Cabe destacar que tal y como se coment´ o en la definici´ on del m´ etodo TD, se trata de una t´ ecnica inestable que con un paso por encima de 0.001 V no consigue extraer correctamente el valor de 𝑉TH. En la Fig. 1.21 se muestran los valores extra´ ıdos de 𝑉TH e𝐼ON sobre la curva 𝐼D−𝑉Gde cada uno de los dispositivos FinFET afectados por RDD con los m´ etodos de extracci´ on SD, CC, LE y TD. Los resultados de 𝜎𝑉TH para la variabilidad RDD se ven afectados en gran medida por el m´ etodo de extracci´ on con hasta 3mV de diferencia entre el m´ etodo CC y los m´ etodos SD y LE, lo que corresponde a un aumento del 30 %. Sin embargo, para las FoM extra´ ıdas a voltajes altos como 𝐼ON, todos los m´ etodos producen los mismos resultados dentro de un margen de un 3 %. Los m´ etodos SD, LE y TD son capaces de capturar la variaci´ on en la pendiente de la curva produciendo resultados altamente correlacionados, mientras que la extracci´ on con el m´ etodo CC presenta un comportamiento distinto. Debido a la propia 53 Gabriel Espi˜ neira Deus VTH ION Figura 1.21: Conjunto de 300 curvas 𝐼D−𝑉Gsimuladas de un Si FinFET de 10.7 nm de longitud de puerta afectadas por RDD. Sobre las curvas se muestran los valores extra´ ıdos de 𝑉TH y de 𝐼ON con los m´ etodos de extracci´ on Second Derivative (SD), Constant Current (CC), Linear Extrapolation (LE) y Third Derivative (TD). Adaptada con permiso desde [36]. Copyright © 2019 Elsevier Ltd. All rights reserved. definici´ on del m´ etodo CC, la dispersi´ on de los valores de 𝑉TH se miden para una corriente fija siguiendo una l´ ınea horizontal, sin importar los cambios en las pendientes de las curvas. En estudios con una amplia excursi´ on de los valores de 𝑉TH, el m´ etodo CC puede incluso extraer el mismo valor de 𝑉TH para curvas que presenten comportamientos visiblemente distintos. Teniendo en cuenta esta informaci´ on, con los beneficios y las limitaciones de cada m´ etodo, queda patente la necesidad de comparar los estudios de variabilidad con el mismo m´ etodo de extracci´ on de las FoM dado que se trata de un par´ ametro de gran impacto en los resultados. Adicionalmente, se ha realizado otro estudio del efecto que tienen los m´ etodos de extracci´ on de las FoM (SD, CC, LE, TD y TCR) en los resultados de un estudio de variabilidad que incluye GER, LER, MGG y RDD aplicado a un GAA NW FET de 10 nm de longitud de puerta. En este caso, la dependencia con el m´ etodo de extracci´ on es comparable a par´ ametros intr´ ınsecos como el RMS en el GER o LER, con una variaci´ on en 𝜎𝑉TH m´ axima entre los m´ etodos de extracci´ on LE y TD del 59 % para el caso GER simulado a 𝑉D,sat =0.70 V, tal y como se muestra en la Tabla 1.3. 54 Cap´ ıtulo 1. Introducci´ on Tabla 1.3: Resultados de la desviaci´ on est ´ andar de VTH (𝜎𝑉TH) en funci ´ on del m´ etodo de extracci´ on elegido para un GAA NW FET de 10 nm de longitud de puerta afectado por variabilidad GER, RDD, MGG y LER simulado a 𝑉D,sat= 0.70 V. GER RDD MGG LER Method 𝜎VTH [mV] SD 6.5 24.2 18.3 43.0 LE 5.6 20.9 18.3 38.0 TD 7.9 24.6 18.5 47.3 TCR 5.8 26.2 21.9 42.5 CCWu 6.6 22.5 18.2 41.8 CCLE 6.5 22.4 18.3 41.4 CCTsuno 7.5 23.1 18.0 44.6 Tomando como criterio de extracci´ on del voltaje umbral el m´ etodo de CC con la corriente definida en [89] de 300nA(×𝑊m/𝐿m), con 𝑉D,sat =0.70 V las desviaciones dependiendo de la fuente de variabilidad que m´ as afectan al 𝜎𝑉TH del GAA NW FET en orden descendente son: LER (41.8 mV), RDD (22.5 mV), MGG (18.2 mV) y GER (6.6 mV). El m´ etodo CC es una de las t´ ecnicas de extracci´ on m´ as empleadas para el c´ alculo de 𝑉TH tanto por su simplicidad como por su rapidez. Sin embargo, criterios similares de CC pueden presentar cambios considerables en el valor de 𝑉TH de hasta un 39 %. Para comprobar la variaci´ on en el comportamiento del transistor en los distintos puntos en los que se define el criterio de CC, se ha representado la concentraci´ on de portadores en el canal del GAA NW FET en la Fig. 1.22. Se puede comprobar que las m´ultiples definiciones del criterio de corriente constante no hacen referencia a un cambio f´ ısico, como puede ser el punto m´ aximo de la transconductancia en el m´ etodo SD. Incluso entre valores similares como los de 𝑉TH,SD y𝑉TH,TCR, el cambio en la distribuci´ on de portadores es considerable. Dependiendo de la corriente en la que se extrae el voltaje umbral, el estado del dispositivo es claramente distinto, lo cual puede llevar a interpretaciones err´ oneas. Por lo tanto, la correcta y consistente elecci´ on de un m´ etodo de extracci´ on para el estudio que se lleve a cabo hacen que la t´ ecnica para calcular las figuras de m´ erito se convierta en un par´ ametro a mayores que se debe tener en cuenta a la hora de caracterizar el rendimiento de un dispositivo semiconductor, especialmente en estudios de variabilidad. 55 Gabriel Espi˜ neira Deus Figura 1.22: Secci´ on de un dispositivo GAA NW FET de 10 nm de longitud de puerta sin variabilidad en la direcci´ on del transporte en el que se representa la concentraci ´ on de portadores (𝑙𝑜𝑔10 (𝑁[cm−3])) simulada para cinco valores del 𝑉Gque coinciden con los 𝑉TH extra´ ıdos por los m´ etodos TD, SD, TCR, CCWU y LE. Estudio del impacto de las distintas fuentes de variabilidad Despu´ es de simular la operaci´ on de un transistor y extraer de manera fiable las m´ etricas que describen su comportamiento, uno de los desaf´ ıos de mayor inter´ es en la actualidad es el modelado de las fuentes de variabilidad y la estimaci´ on de su impacto en el rendimiento del dispositivo. Como se ha comentado anteriormente, en las dimensiones nanom´ etricas actuales, las peque˜ nas imperfecciones o defectos con respecto a la norma, que aparecen debido a la naturaleza discreta de la materia o errores en el proceso de fabricaci´ on, son las que dictan el comportamiento individual de los transistores. A medida que los dispositivos contin´uan siendo escalados se ha podido comprobar que el efecto de la variabilidad es cada vez mayor [14] [32] [33]. Por lo tanto, uno de los principales objetivos de la simulaci´ on de nuevas arquitecturas es predecir y cuantificar la sensibilidad de los dispositivos a estos efectos de variabilidad para poder compensarlos. El simulador VENDES incluye varias fuentes de variabilidad que han sido investigadas por su papel cr´ ıtico limitando el rendimiento, fiabilidad o eficiencia de los dispositivos [4]. Algunas de estas fuentes de variabilidad son: GER [49] [90], LER [91] [92], MGG [28] [93] y RDD [94] [95]. Dependiendo del dispositivo y la fuente de variabilidad el efecto sobre su operaci´ on var´ ıa, como por ejemplo en [3], en donde la variabilidad tipo LER afecta en mayor medida a un GAA NW FET que a un dispositivo FinFET. El estudio del impacto de las fuentes de variabilidad es un problema intr´ ınsecamente es56 Cap´ ıtulo 1. Introducci´ on tad´ ıstico y es necesario simular una muestra de cientos o miles de configuraciones distintas para conseguir que sea estad´ ısticamente significativa por lo que son muy costosos computacionalmente. En VENDES una vez la variabilidad se ha introducido en cada uno de los cientos de simulaciones en el paso de pre-procesado, se comienza la resoluci´ on de las ecuaciones que describen el nuevo comportamiento del dispositivo. Al terminar las simulaciones, las figuras de m´ erito de cada caso son extra´ ıdas y se estudia la dispersi´ on de los valores de ese par´ ametro para un dispositivo y una fuente de variabilidad utilizada. Los estimadores de la variabilidad m´ as com´unmente utilizados, derivados de las figuras de m´ erito descritas en la Secci´ on 1.5.5, son la media aritm´ etica ⟨FoM⟩, la desviaci´ on est´ andar 𝜎FoM y el desplazamiento inducido por la variabilidad (ΔFoM) que se calcula como la diferencia entre la media de la FoM a la FoM del dispositivo ideal no deformado (ΔFoM =FoMideal − ⟨FoM⟩). Durante el desarrollo de esta tesis una l´ ınea de investigaci´ on importante ha sido la utilizaci´ on de las herramientas incluidas en VENDES para estimar el efecto de las fuentes de variabilidad en el rendimiento de distintos dispositivos ultraescalados. H Figura 1.23: Resultados de variabilidad GER dependiendo de CL/Gate Perimeter con RMS = 0.80 nm para (izquierda) 𝜎𝑉TH y (derecha) 𝜎𝑙𝑜𝑔10 (𝐼OFF )a𝑉D,sat= 0.70 V En primer lugar, se ha estudiado el impacto que tiene la variabilidad tipo GER en un dispositivo FinFET y GAA NW FET. Como se ha comentado en el apartado 1.5.2 la variabilidad del tipo GER o LER se caracteriza por dos par´ ametros: la longitud de correlaci´ on (CL), que describe la frecuencia espacial de la deformaci´ on aplicada en los bordes de la puerta y el root mean square height (RMS) que cuantifica lo que var´ ıa la anchura de la puerta en la direcci´ on del transporte. Los valores de CL y RMS utilizados se han escogido para replicar los 57 CAP´ ITULO 3 DOES THE THRESHOLD VOLTAGE EXTRACTION METHOD AFFECT DEVICE VARIABILITY El enlace para acceder al art´ ıculo es el siguiente: https://ieeexplore.ieee.org/document/9300219 Indicadores de calidad de la publicaci´ on: Factor de impacto (JCR 2020): 2.484 Q3 Rango (JCR 2020) 137/273 en la categor´ ıa: Electronic and Electrical Engineering Contribuciones: Conceptualizaci´ on de la investigaci´ on, G.E., N.S. y A.G.L.; metodolog´ ıa, G.E., N.S. y A.G.L.; software, G.E., N.S. y A.G.L.; validaci´ on, G.E., N.S. y A.G.L.; escrituraborrador original, G.E. y N.S; supervisi´ on, N.S. y A.G.L. CAP´ ITULO 4 PARALLEL APPROACH OF SCHR ¨ ODINGER BASED QUANTUM CORRECTIONS FOR ULTRASCALED SEMICONDUCTOR DEVICES El enlace para acceder al art´ ıculo es el siguiente: https://link.springer.com/article/10.1007/s10825-021-01823-3 Indicadores de calidad de la publicaci´ on: Factor de impacto (JCR 2021): 1.983 Q3 Rango (JCR 2021) 107/161 en la categor´ ıa: Applied Physics Rango (JCR 2021) 180/276 en la categor´ ıa: Electronic and Electrical Engineering Contribuciones: Conceptualizaci´ on de la investigaci´ on, G.E., N.S. y A.G.L.; metodolog´ ıa, G.E., N.S. y A.G.L.; software, G.E., N.S. y A.G.L.; validaci´ on, G.E., N.S. y A.G.L.; escrituraborrador original, G.E. y N.S; supervisi´ on, N.S. y A.G.L. CAP´ ITULO 5 PUBLICACIONES ADICIONALES RELACIONADAS CON ESTA TESIS En este cap´ ıtulo se han incluido diversas publicaciones que pese a no formar parte del cuerpo de la tesis est´ an estrechamente relacionadas con las l´ ıneas de investigaci´ on estudiadas en este trabajo. 5.1. Drift-Diffusion Versus Monte Carlo Simulated ON-Current Variability in Nanowire FETs D. Nagy, G. Indalecio, A. J. Garc´ ıa-Loureiro, G. Espi˜ neira, M. A. Elmessary, K. Kalna, and N. Seoane, “Drift-Diffusion Versus Monte Carlo Simulated ON-Current Variability in Nanowire FETs,” in IEEE Access, vol. 7, pp. 12790-12797, 2019, DOI: 10.1109/ACCESS.2019.2892592. En est´ a publicaci´ on de revista se compara el rendimiento y la robustez frente al escalado y fuente de variabilidad de un SOI FinFET de silicio de 10.7 nm de longitud de puerta con un GAA NW FET de 10 nm de puerta. Las simulaciones han sido realizadas utilizando el esquema de arrastre y difusi´ on con correcciones cu´ anticas de density gradient. Previa a la simulaci´ on se han calibrado los modelos con curvas 𝐼D−𝑉GMonte Carlo y experimentales. Para el caso ideal sin variabilidad, los FinFET presentan peor rendimiento en la zona sub-umbral con valores de SS un 9 % mayores y valores de 𝐼OFF un orden de magnitud por encima de los del GAA NW FET. El 𝐼ON/𝐼OFF ratio del GAA NW FET (13×104) es muy superior al del FinFET (1×104). Gabriel Espi˜ neira Deus En cuanto a la escalabilidad de los dispositivos, el GAA NW FET se ve m´ as afectado por la reducci´ on de sus dimensiones que el FinFET. Al reducir las dimensiones del FinFET de 25 a 10.7 nm, su 𝐼OFF se reduce un 21 %, su 𝐼ON aumenta un 16 % y su 𝐼ON/𝐼OFF ratio mejora un 46 %. Para el GAA NW FET, el escalado de 22 a 10 nm conlleva una reducci´ on de 𝐼OFF del 10 %, una reducci´ on de 𝐼ON del 12 % y el 𝐼ON/𝐼OFF ratio pr´ acticamente se mantiene. Esto quiere decir que, si el GAA NW FET quiere postularse para ser una de las arquitecturas alternativas en la industria de los semiconductores, necesita mejorarse la corriente de conducci´ on que produce. Finalmente, en el estudio de variabilidad, los FinFETs muestran mucha m´ as resistencia frente a MGG y LER en la zona sub-umbral. En especial para el caso de LER, el control de los par´ ametros RMS y CL, puede mitigar el impacto en el GAA NW FET considerablemente. 5.2. FoMPy: A figure of merit extraction tool for semiconductor device simulations G. Espi˜ neira, N. Seoane, D. Nagy, G. Indalecio and A. J. Garc´ ıa-Loureiro, “FoMPy: A figure of merit extraction tool for semiconductor device simulations,” in 2018 Joint International EUROSOI Workshop and International Conference on Ultimate Integration on Silicon (EUROSOI-ULIS), 2018, Pages 1-4, DOI: 10.1109/ULIS.2018.8354752. En este art´ ıculo de conferencia [72] se detalla el desarrollo de la herramienta FoMPy [41], una librer´ ıa que incluye algunas de las t´ ecnicas de extracci´ on masiva de figuras de m´ erito para dispositivos semiconductores m´ as populares, as´ ı como otras funcionalidades: I/O de formatos de simulaci´ on, suavizado de ruido en las curvas de simulaci´ on e interpolaci´ on de los datos o la visualizaci´ on de los resultados. Para demostrar las capacidades de la librer´ ıa se comparan los resultados de la simulaci´ on de un SOI FinFET de silicio de 10.7 nm de puerta con un GAA NW FET de 10 nm de puerta. Utilizando los m´ etodos de extracci´ on SD, CC, LE, TD y CE se calculan las figuras de m´ erito para 𝑉D,lin =0.05 V y 𝑉D,sat =0.70 V. Diferencias m´ aximas de hasta un 15 % y un 19 % se han obtenido en el DIBL para el FinFET y el GAA NW FET, respectivamente. Los m´ etodos con los resultados m´ as bajos se han obtenido con el m´ etodo TD y los m´ as elevados con el m´ etodo CE. 70 Cap´ ıtulo 5. Publicaciones adicionales relacionadas con esta tesis 5.3. Impact of threshold voltage extraction methods on semiconductor device variability G. Espi˜ nera, D. Nagy, A. J. Garc´ ıa-Loureiro, G. Indalecio and N. Seoane “Impact of threshold voltage extraction methods on semiconductor device variability,” in Solid-State Electronics, Volume 159, 2019, Pages 165-170, DOI: 10.1016/j.sse.2019.03.055. En la publicaci´ on de revista [36] se ha simulado un FinFET de longitud de puerta de 10.7 nm afectado por variabilidad de RDD. Para extraer los resultados se han aplicado los criterios de extracci´ on SD, CC, LE y TD, con hasta un 30 % de variaci´ on dependiendo del m´ etodo en las FoM. El dispositivo ha sido simulado utilizando el esquema DD+DG, en el que se han calibrado las masas en la direcci´ on del transporte (mx) y en la direcci´ on perpendicular (my,mz) para incluir los efectos del confinamiento cu´ antico y el efecto t´unel entre fuente y drenador [48]. Con el m´ etodo de extracci´ on SD, se obtiene un 𝑉TH =0.273 V y un 𝜎𝑉TH =10.7 mV. Cabe destacar que el m´ etodo de extracci´ on CC extrae resultados alejados del resto de m´ etodos con hasta un 30 % de diferencia con el m´ etodo SD. Esto es debido a que la variabilidad de RD aumenta la excursi´ on de las curvas en la zona cercana a al voltaje umbral. Mientras que los m´ etodos SD, LE y TD intentan capturar el cambio en la pendiente de los dispositivos, el m´ etodo CC se basa en una corriente fija definida por el usuario lo cual puede llevar a una incorrecta estimaci´ on de los resultados [42]. 5.4. A multi-method simulation toolbox to study performance and variability of nanowire FETs N. Seoane, D. Nagy, G. Indalecio, G. Espi˜ neira, K. Kalna and A.J. Garc´ ıa-Loureiro, “A MultiMethod Simulation Toolbox to Study Performance and Variability of Nanowire FETs,” in Materials 2019, 12, 2391. DOI: 10.3390/ma12152391 En el art´ ıculo de revista [4] se hace un compendio de todas las funcionalidades del simulador VENDES y de la metodolog´ ıa de trabajo que se utiliza para obtener los resultados de la simulaci´ on de dispositivos. Para demostrar las capacidades del simulador se ha utilizado para caracterizar un GAA NW FET de 10 nm de longitud de puerta. La 𝐼OFF del dispositivo es 71 Gabriel Espi˜ neira Deus 0.03 𝜇𝐴/𝜇𝑚, y la 𝐼ON 1770 𝜇𝐴/𝜇𝑚, con un 𝐼ON/𝐼OFF ratio de 6.63×104. El SS es 71 mV/dec, cerca del l´ ımite ideal de 60 mV/dec. La 𝜎V𝑇afecta por la combinaci´ on de LER, GER, MGG and RD es 55.5 mV, un valor muy elevado comparado con el de un Si FinFET de 10.7 nm de puerta (30 mV). Como se comentaba en [3], el FinFET muestra una resistencia a la variabilidad muy superior a la del GAA NW FET, un factor que puede retrasar la adopci´ on de la nueva arquitectura en los pr´ oximos nodos tecnol´ ogicos. Adicionalmente, se ha aplicado la herramienta FSM para determinar qu´ e zonas del dispositivo son las m´ as sensibles a la variabilidad LER y MGG. En el caso de LER, cuando la variabilidad recae en la zona de la frontera entre la fuente y la puerta, las caracter´ ısticas del dispositivo con voltajes altos se ven muy deterioradas. Mientras tanto, un efecto similar sobre la zona entre puerta y drenador tendr´ a un menor impacto en el rendimiento del dispositivo. Para el caso de MGG, la zona m´ as sensible se trata la mitad de la puerta, pr´ oxima a la interfaz entre la fuente y la puerta. Con esta informaci´ on disponible, nuevas iteraciones del dise˜ no pueden ser implementadas para disminuir los efectos de la variabilidad que degradan en el rendimiento. 5.5. Impact of gate edge roughness variability on FinFET and gate-all-around nanowire FET G. Espi˜ neira, D. Nagy, G. Indalecio, A. J. Garc´ ıa-Loureiro, K. Kalna and N. Seoane, “Impact of Gate Edge Roughness Variability on FinFET and Gate-All-Around Nanowire FET,” in IEEE Electron Device Letters, vol. 40, no. 4, pp. 510-513, April 2019, DOI: 10.1109/LED.2019.2900494. Finalmente en la publicaci´ on de revista [76] se implement´ o una fuente de variabilidad derivada de los procesos litogr´ aficos en los que se definen las fronteras de los materiales que conforman un transistor. Las irregularidades de este tipo hab´ ıan sido investigadas anteriormente en la direcci´ on del transporte como fuente de variabilidad LER para otros dispositivos. En ese trabajo se aplicaron estas irregularidades a la puerta de unos dispositivos FinFET y GAA NW FET de 10.7 nm y 10 nm de longitud de puerta respectivamente para cuantificar su sensibilidad, calculando 𝑉TH,𝐼OFF y el 𝐼ON/𝐼OFF ratio en la zona subumbral. Se ha podido observar que el GER afecta un 20 % y un 11 % al FinFET en la dispersi´ on de estas FoM respectivamente. Esto es debido a que el GAA NW FET posee un ratio entre el per´ ımetro de su 72 Cap´ ıtulo 5. Publicaciones adicionales relacionadas con esta tesis puerta y la longitud del dispositivo mayor, manteniendo el control electrost´ atico mejor que el FinFET. Sin embargo, cuando se comparan los dos dispositivos afectados por la combinaci´ on de GER, LER, MGG y RDD, el GAA NW FET sufre un impacto de la variabilidad en sus FoM aproximadamente un 50 % mayor que el FinFET. Una de las razones por las que esto sucede es que el GAA NW FET posee una altura del canal menor que el FinFET, y en el caso de variabilidad LER, el confinamiento en el canal en la direcci´ on del transporte degrada considerablemente la conductividad del dispositivo. 73 Gabriel Espi˜ neira Deus 1.6. Descripci´ on del proceso de aplicaci´ on de perfiles GER: a) lectura de las coordenadas tridimensionales de los nodos de la puerta, b) parametrizaci´ on de las coordenadas a un sistema bidimensional, c) generaci´ on de perfiles de deformaci´ on (∆), d) aplicaci´ on de la deformaci´ on perpendicular al transporte y e) recuperaci´ on de las coordenadas tridimensionales deformadas. . . . . . 32 1.7. (Izquierda) Representaci´ on 3D de un Si FinFET de 10.7 nm de longitud de puerta en el que se ha aplicado un perfil sint´ etico GER. (Derecha) Sensibilidad espacial del FinFET al GER aplicado en los bordes laterales de la puerta y su efecto en 𝑉TH e𝐼OFF con 𝑉D,sat =0.70 V. Los resultados se representan en unidades arbitrarias dado que han sido normalizados por las figuras de m´ erito del dispositivo no deformado, cuya sensibilidad ha sido fijada en 0. TG, MG y BG hacen referencia a las partes superior, media e inferior de la puerta del transistor con respecto al eje vertical z respectivamente. . . . . . . . . . . . 33 1.8. Deformaci´ on tipo GER aplicada a unos dispositivos (izquierda) FinFET [56] y (derecha) GAA NW FET [38]. En el esquema superior se muestra una visualizaci´ on aumentada de la malla de elementos finitos. F, P y D hacen referencia a los contactos de fuente, puerta y drenador, respectivamente. Adaptada con permiso desde [76]. Copyright ©2019, IEEE. . . . . . . . . . 34 1.9. Diagrama de flujo de la rutina de SCH dentro de VENDES. . . . . . . . . . 35 1.10. Representaci´ on del proceso de dise˜ no y resoluci´ on del algoritmo de SCH en un GAA NW FET. Las distintas partes de la rutina consisten en: a) construir la malla 3D FE definiendo la geometr´ ıa, b) generar con el algoritmo Delaunay la malla de tetraedros y c) resolver la ecuaci´ on de SCH en una malla de cortes 2D perpendiculares al transporte para su posterior interpolaci´ on. En d) se puede observar la geometr´ ıa 2D de la malla de tri´ angulos de un corte. . . . . 36 1.11. Tipos de particionamiento propuestos para su posterior simulaci´ on en VENDES con el esquema DD+SCH paralelo. . . . . . . . . . . . . . . . . . . . 38 1.12. (Arriba) Matriz de datos sin particionar con la numeraci´ on global. (Abajo) Ejemplo de particionamiento de los datos en dos dominios, reorganiz´ andolos de la siguiente manera: i) nodos internos, ii) nodos frontera internos y iii) nodos frontera externos. Los nodos del subdominio 0 se muestran en color azul y los del subdominio 1 en color verde. . . . . . . . . . . . . . . . . . . 39 80 ´ Indice de figuras 1.13. Ejemplo de descomposici´ on en dominios de una matriz con el proceso utilizado en la resoluci´ on de ecuaciones en VENDES. (Izquierda) Matriz de la malla original sin particionar, en la que la intersecci´ on de las filas con las columnas muestra que existe una arista conectando los nodos con esa numeraci´ on. (Derecha) Matriz descompuesta en dos dominios con una nueva numeraci´ on local tras el reordenamiento de los nodos. Las X corresponden a entradas de la matriz que son distintos de cero con el ´ ındice global que poseen losnodosdeldominio.............................. 40 1.14. Descripci´ on del proceso de interpolaci´ on de la densidad cu´ antica 𝑛𝑠𝑐 en los nodos de la malla tridimensional. (Izquierda) Proyecciones del nodo 3D sobre los elementos 2D que poseen la informaci´ on de la concentraci´ on cu´ antica (𝑛𝑠𝑐). (Derecha) Con las funciones de forma de elementos finitos se obtiene el valor de 𝑛𝑠𝑐 en los puntos proyectados (𝑦2𝐷,𝑖,𝑧2𝐷,𝑖,𝑖=1, ..., 4) para posteriormente interpolar el valor de 𝑛𝑠𝑐 en el nodo 3D. . . . . . . . . . . . 41 1.15. Curva 𝐼D−𝑉Gsimulada para un GAA NW FET de 12 nm de longitud de puerta comparando los resultados de la corriente obtenidos con el esquema paralelo de arrastre y difusi´ on con correcciones cu´ anticas de Schr¨ odinger (DD+SCH) usando MPI con 1, 2, 4, 8, 16 y 32 procesos con 𝑉D,sat =0.70 V. 42 1.16. (Izquierda) Diagrama de interpolaci´ on de la concentraci´ on cu´ antica utilizando los cortes 2D de Schr¨ odinger para el caso secuencial y paralelo. (Derecha) Curva interpolada del potencial cu´ antico en la direcci´ on del transporte obtenida con 1, 2, 4, 8, 16 y 32 procesos. El valor cero de posici´ on se corresponde con la mitad de la puerta del dispositivo. . . . . . . . . . . . . . . . . . . . 43 1.17. Error porcentual de la corriente en drenador con respecto al caso secuencial frente al voltaje de puerta. Para valores bajos del voltaje de puerta para 32 procesadores se comete un error m´ aximo en torno al 10 %. Sin embargo, al aumentar el voltaje la diferencia en las corrientes desaparece. . . . . . . . . 44 81 Gabriel Espi˜ neira Deus 1.18. (Izquierda) Resultados de eficiencia obtenidos utilizando una malla de 40k nodos considerando distintos tipos de simulaciones disponibles en VENDES: ´unicamente resolviendo la ecuaci´ on de Poisson, resolviendo las ecuaciones de Poisson y continuidad, resolviendo tanto la ecuaci´ on de Poisson como la de SCH y finalmente resolviendo las ecuaciones de Poisson, SCH y continuidad. (Derecha) Resultados de eficiencia obtenidos utilizando tres mallas con distintas densidades de nodos (40k, 100k y 150k). Estos datos se han simulado resolviendo las ecuaciones de Poisson, SCH y continuidad para un punto de polarizaci´ on de la curva 𝐼D−𝑉G(𝑉D, 𝑉G= 0.0 V). La l´ ınea roja discontinua indica una eficiencia ideal de 1. . . . . . . . . . . . . . . . . . . 46 1.19. Curvas 𝐼D−𝑉Gsimuladas a 𝑉D,sat =0.70 V (l´ ınea con cuadrados verdes) y 𝑉D,lin =0.05 V (l´ ınea con c´ ırculos azules) en las que se han extra´ ıdo a modo de ejemplo algunas de las figuras de m´ erito m´ as com´unmente utilizadas: 𝑉TH, 𝑆𝑆,𝐼OFF,𝐼ON yDIBL.............................. 48 1.20. M´ etodos de extracci´ on de 𝑉TH implementados en la herramienta FoMPy. (Arriba) Second Derivative (SD), Constant Current (CC) y Linear Extrapolation (LE). (Abajo) Third Derivative (TD), Cross Extrapolation (CE) y Transconductance Ratio (TCR). Las curvas 𝐼D−𝑉Gse han representado con l´ ıneas s´ olidas azules, mientras que para las t´ ecnicas de extracci´ on de 𝑉TH se han empleado l´ ıneas discontinuas. . . . . . . . . . . . . . . . . . . . . . . . 52 1.21. Conjunto de 300 curvas 𝐼D−𝑉Gsimuladas de un Si FinFET de 10.7 nm de longitud de puerta afectadas por RDD. Sobre las curvas se muestran los valores extra´ ıdos de 𝑉TH y de 𝐼ON con los m´ etodos de extracci´ on Second Derivative (SD), Constant Current (CC), Linear Extrapolation (LE) y Third Derivative (TD). Adaptada con permiso desde [36]. Copyright ©2019 Elsevier Ltd. All rightsreserved.................................. 54 1.22. Secci´ on de un dispositivo GAA NW FET de 10 nm de longitud de puerta sin variabilidad en la direcci´ on del transporte en el que se representa la concentraci´ on de portadores (𝑙𝑜𝑔10 (𝑁[cm−3])) simulada para cinco valores del 𝑉Gque coinciden con los 𝑉TH extra´ ıdos por los m´ etodos TD, SD, TCR, CCWU yLE................................... 56 1.23. Resultados de variabilidad GER dependiendo de CL/Gate Perimeter con RMS = 0.80 nm para (izquierda) 𝜎𝑉TH y (derecha) 𝜎𝑙𝑜𝑔10 (𝐼OFF)a𝑉D,sat= 0.70 V 57 82 ´ Indice de figuras 1.24. Resultados de variabilidad GER, RDD, MGG, LER por separado y su efecto combinado en 𝜎𝑉TH y𝜎𝑙𝑜𝑔10 (𝐼OFF)para un Si FinFET de 10.7 nm de longitud de puerta y un GAA NW FET de 10 nm de puerta simulados a 𝑉D,sat =0.70V. ................................ 58 1.25. Efecto de la variaci´ on del par´ ametro RMS de IR en 𝜎𝑉TH y𝐼ON/𝐼OFF para un FinFET, GAA NS FET y GAA NW FET simulados a 𝑉D,sat =0.70 V. . . 61 83 ´ Indice de tablas 1.1. Medidas de los tiempos de ejecuci´ on de VENDES en paralelo utilizando 1, 2, 4, 8 y 16 procesadores con mallas S, M y L de 40k, 100k y 150k nodos respectivamente. Los tiempos han sido calculados para un punto de corriente de polarizaci´ on a 𝑉D= 0.05 V y 𝑉G= 0.0 V. Estos resultados han sido ejecutados en un HP Proliant BL685c G7 @ 3.40GHz de 64 cores y 256 GBdeRAM................................... 45 1.2. Resultados del voltaje umbral 𝑉TH [V]para un Si FinFET de 10.7 nm de longitud de puerta simulado a 𝑉D,lin= 0.05 V para distintos pasos de simulaci´ on del voltaje de puerta [V]. Estos valores han sido extra´ ıdos con los m´ etodos implementados en FoMPy. Para cada caso se indica el tiempo de simulaci´ on de la curva 𝐼D−𝑉Gcompleta.................. 53 1.3. Resultados de la desviaci´ on est´ andar de VTH (𝜎𝑉TH) en funci´ on del m´ etodo de extracci´ on elegido para un GAA NW FET de 10 nm de longitud de puerta afectado por variabilidad GER, RDD, MGG y LER simulado a 𝑉D,sat= 0.70 V. 55 1.4. Dimensiones y par´ ametros de los dispositivos FinFET, GAA NW FET y GAA NS FET: longitud f´ ısica de la puerta (𝐿G), anchura del canal (𝑊CH), altura del canal (𝐻CH) y el per´ ımetro efectivo de la puerta para los dispositivos simulados. ................................... 59 Gabriel Espi˜ neira Deus 1.5. Voltaje umbral (𝑉TH), sub-threshold swing (SS), corriente de apagado (𝐼OFF), corriente de encendido (𝐼ON), e 𝐼ON/𝐼OFF ratio para un FinFET, GAA NS FET y GAA NW FET con la misma longitud de puerta (12 nm) asumiendo un IR scattering con un RMS de 1.5 nm y CL de 1.7 nm. . . . . . . . . . . 60 86 Bibliograf´ıa [1] N. Loubet, T. Hook, P. Montanini, C.-W. Yeung, S. Kanakasabapathy, M. Guillom, T. Yamashita, J. Zhang, X. Miao, J. Wang, A. Young, R. Chao, M. Kang, Z. Liu, S. Fan, B. Hamieh, S. Sieg, Y. Mignot, W. Xu, S.-C. Seo, J. Yoo, S. Mochizuki, M. Sankarapandian, O. Kwon, A. Carr, A. Greene, Y. Park, J. Frougier, R. Galatage, R. Bao, J. Shearer, R. Conti, H. Song, D. Lee, D. Kong, Y. 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Utilizando diseño asistido por ordenador se pueden modelar los efectos indeseados derivados del escalado con simuladores numéricos muy costosos computacionalmente. El trabajo presentado en esta tesis se ha centrado en: i) el diseño de nuevas herramientas que ayuden a describir de manera más precisa el comportamiento de estos dispositivos ultraescalados, ii) la mejora de la eficiencia de las herramientas de simulación y iii) su aplicación en estudios de variabilidad.